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初步
例如：
负载
反掩码
注册= 3F
CNTINT
H
0 0
2
16
2
15
蒙面地址
负载
地址
计数器= 8
H
X X
2
16
2
15
最大
地址
注册
MAX + 1
地址
注册
L
X X
2
16
2
15
H
X X
2
16
2
15
Xs
Xs
Xs
0s
0 1 1
1
1
1
1
CYD04S72V
CYD09S72V
CYD18S72V
2
6
2
5
2
4
2
3
2
2
2
1
2
0
揭密地址
X 0 0
1
0
0
0
面膜
注册
bit-0
2
6
2
5
2
4
2
3
2
2
2
1
2
0
X 1 1
1
1 1
1
地址
计数器
bit-0
2
6
2
5
2
4
2
3
2
2
2
1
2
0
X 0
0
1
0 0
0
2
6
2
5
2
4
2
3
2
2
2
1
2
0
图2.可编程反屏蔽寄存器操作
[1, 18]
IEEE 1149.1串行边界扫描（ JTAG ）
[19]
该FLEx72集成了IEEE 1149.1串行边界
扫描测试访问端口（TAP ） 。在TAP控制器的功能
地不与其它的操作发生冲突
采用1149.1兼容的TAP设备。 TAP在工作
采用符合JEDEC标准的3.3V的I / O逻辑电平。它是由
三个输入连接和一个输出端的连接需要通过
由该标准定义的测试逻辑。
执行TAP复位
复位通过将TMS强制执行HIGH （V
DD
）五上涨
TCK的边缘。此复位不会影响到操作
当设备处于FLEx72家族，并且可以进行
操作。一个MRST必须在FLEx72之后进行
电。
执行暂停/重新启动
当SHIFT -DR暂停-DR SHIFT -DR进行
扫描链将输出链中的下一个位的两倍。为
例如，如果来自链条预期值是1010101 ，该
器件将输出11010101.这额外的位会引起一些
测试报告的FLEx72错误故障扫描
测试。因此，测试人员应配置为从不进入
暂停- DR状态。
边界扫描层次结构FLEx72家庭
在内部， CYD04S72V和CYD09S72V有两个死
而CYD18S72V有四个死亡。各管芯中包含的所有
需要的电路以支持边界扫描测试。该
电路包括水龙头， TAP控制器，指令寄存器，
和数据寄存器。模的迂曲和操作
边界扫描将在下面详细说明。扫描链
每个管芯被串联连接，以形成的扫描链
如图FLEx72家庭
网络连接gure 3 。
TMS和TCK是
并联连接到每个DIE驱动所有4的TAP控制器
异口同声。在许多情况下，每个管芯将与所提供的
相同的指令。在其他情况下，它可能是有用的，以提供
不同的指令，每个死去。一个例子是
测试一个DIE的设备ID ，同时绕过其他人。
FLEx72家族的每个引脚通常连接到多个
死亡。对于连通性测试和EXTEST指令时，它
理想的是检查金属模具之间的内部连接
以及外部连接到包。这可以
通过合并使用的设备的网表来实现
网络表用户的电路板。为了便于边界扫描
该装置的检测，赛普拉斯提供用于每个BSDL文件
DIE ，该设备的内部网表，并且该描述
设备的扫描链。用户可以容易地使用这些材料，以
该器件集成到主板的边界扫描
环境。更多信息可在赛普拉斯找到
应用说明
使用JTAG边界扫描对系统中的一个
封装（SiP）双端口SRAM 。
注意事项：
18.在本图中的“X”代表的计数器的高位。
19.边界扫描IEEE 1149.1兼容。请参阅从严格1149.1遵守“执行暂停/重新启动”的偏差。
文件编号： 38-06069牧师* D
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