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FLEX 10K嵌入式可编程逻辑器件系列数据手册
LE中的可编程触发器可为D，T， JK，或SR被配置
操作。时钟，清晰，预置控制信号的触发器可以
通过全局信号，通用I / O引脚，或任何内部驱动
逻辑。对于组合函数，触发器被旁路，输出
LUT的驱动LE的输出。
在LE有两个输出驱动互连; 1带动当地
互连与其他驱动任一所述的行或列的FastTrack
互连。在两个输出端可以独立地控制。为
例如，查找表可以驱动一个输出，而寄存器驱动其他
输出。此功能称为寄存器打包，可以提高LE的利用率
因为寄存器和LUT可用于不相关的功能。
在FLEX 10K架构提供了两种类型的专用高速
连接相邻的LE ，而无需使用本地互连的数据通道
路径：进位链和级联链。进位链支持高
高速计数器和加法器;级联链实现了宽输入
函数与最小延迟。携带和级联链连接所有的LE
在一个LAB和在同一行中所有的LAB 。集约利用进位和
级联链可以减少路由的灵活性。因此，使用这些
链应限于一个设计的速度关键部分。
进位链
进位链提供了一个非常快（低至0.2纳秒）结转
之间的LE功能。进位信号，从一个低位比特的驱动器
转发到经由所述进位链的高阶比特，并馈送到两个
的LUT和进位链的下一部分。此功能允许
FLEX 10K架构实现高速计数器，加法器和
任意宽度的有效比较。进位链逻辑可以
设计加工过程中由编译器自动生成，或
手工设计输入过程中的设计师。参数化功能
如LPM和DesignWare的功能自动乘虚而入
进位链。
进位链比8个LE不再被自动执行
连接的LAB在一起。为了增强接头，一个长的进位链跳
交替的LAB成一排。进位链的长度超过一个LAB或者跳过
从偶数LAB到偶数LAB，或从奇数
编号为劳顾会奇数LAB 。例如，在最后的乐
在一排第一LAB携带到该行中的第三个LAB的第一LE 。该
进位链不穿过的EAB的行的中间。例如，
在EPF10K50器件，进位链停止在十八LAB和
新的开始，在十九LAB 。
Altera公司。
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