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HYS[64/72]D[16x01/32x00/64x20][G/E]U-[5/6/7/8]-B
无缓冲DDR SDRAM模块
引脚配置
DQS0
DM0/DQS9
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
S0
的DQ
DQS4
DM4/DQS13
S
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
S
的DQ
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
D0
D4
DQS1
DM1/DQS10
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
S
的DQ
DQS5
DM5/DQS14
D1
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
S
的DQ
D5
DQS2
DM2/DQS11
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
S
的DQ
DQS6
DM6/DQS15
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
S
的DQ
D2
D6
DQS3
DM3/DQS12
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
S
的DQ
DQS7
DM7/DQS16
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
S
的DQ
D3
D7
串行PD
SCL
WP
A0
SA0
A1
SA1
A2
SA2
SDA
*时钟布线
时钟
SDRAM的
输入
*CK0/CK0
*CK1/CK1
*CK2/CK2
2 SDRAM的
3 SDRAM的
3 SDRAM的
*每个时钟加载线
表/接线图
BA0 - BA1
A0 - A13
RAS
CAS
CKE0
WE
BA0 - BA1 ： SDRAM的D0 - D7
A0 - A13 ： SDRAM的D0 - D7
RAS ： SDRAM的D0 - D7
CAS ： SDRAM的D0 - D7
CKE ： SDRAM的D0 - D7
WE： SDRAM的D0 - D7
V
DD
SPD
V
DD
/V
DDQ
V
REF
V
SS
V
DDID
SPD
D0 - D7
D0 - D7
D0 - D7
表带：见注4
注意事项：
1. DQ到I / O接线如图推荐
但也可以改变。
2. DQ / DQS / DM / CKE / S的关系必须是
保持如图所示。
3. DQ ， DQS ， DM / DQS电阻： 22欧姆± 5 ％
4. V
DDID
表带连接
（对于存储设备V
DD
, V
DDQ
):
表带出来（开） ： V
DD
= V
DDQ
表带（V
SS
): V
DD
≠
V
DDQ
.
5. BAX ，斧， RAS ， CAS，WE电阻： 5.1欧姆
+5%
图2
框图 - 一个等级32M
×
64 DDR- SDRAM我DIMM HYS64D32x00GU / HYS64D32300EU
运用
×
8 SDRAM的组织
数据表
12
V1.1, 2003-07
