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HYS[64/72]D[16/32/64][300/301/320][G/H]U–[5/6]–C
无缓冲DDR SDRAM模块
引脚配置
BA0 - BA1
A0 - 一个
RAS
CAS
WE
CKE0
CKE1
S0
S1
DM0/DQS9
DQS0
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DM1/DQS10
DQS1
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DM2/DQS11
DQS2
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DM3/DQS12
DQS3
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
V
DDSPD
V
DD
/V
DDQ
V
REF
V
SS
V
DDID
BA0 - BA1 ： SDRAM的D0 - D17
A0 - 一个： SDRAM的D0 - D17
RAS ： SDRAM的D0 - D17
CAS ： SDRAM的D0 - D17
WE： SDRAM的D0 - D17
CKE ： SDRAM的D0 - D8
CKE ： SDRAM的D9 - D17
SCL
SAD
SA0
SA1
SA2
V
SS
SCL
SAD
A0
A1
A2
WP
E0
DM
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
DM
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
DM
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
DM
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS
D0
DM
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
D1
DM
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
D2
DM
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
D3
DM
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS
D9
DM4/DQS13
DQS4
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
D10
DM5/DQS14
DQS5
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
D11
DM6/DQS15
DQS6
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
D12
DM7/DQS16
DQS7
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DM8/DQS17
DQS8
CB0
CB1
CB2
CB3
CB4
CB5
CB6
CB7
DM
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
DM
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
DM
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
DM
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
DM
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS
D4
DM
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
D5
DM
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
D6
DM
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
D7
DM
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
D8
DM
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS
D13
CS
CS
CS
CS
D14
CS
CS
CS
CS
D15
CS
CS
CS
CS
D16
CS
CS
D17
V
DD
： SPD EEPROM E0
V
DD
/V
DDQ
： SDRAM的D0 - D17
V
REF
： SDRAM的D0 - D17
V
SS
： SDRAM的D0 - D17
DM ： SDRAM的D0 - D17
表带：见注1
MPBD1021
图6
笔记
框图UDIMM原卡B（ × 72 ， 2级，
×8)
表11
时钟输入
CK0 ， CK0
CK1 ， CK1
CK2 ， CK2
时钟信号负载
SDRAM的数
6 SDRAM的
6 SDRAM的
6 SDRAM的
记
—
—
—
1.
V
DD
=
V
DDQ
，因此，
V
DDID
开放式表带
2， DQ ， DQS ， DM电阻22
±
5 %
3.禁，一， RAS ， CAS，WE电阻3
±
5 %
数据表
17
1.0版， 2004-03
