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HYS[64/72]D[16/32/64][300/301/320][G/H]U–[5/6]–C
无缓冲DDR SDRAM模块
引脚配置
BA0 - BA1
A0 - 一个
RAS
CAS
WE
CKE0
S0
DM0
DQS0
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DM1
DQS1
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DM2
DQS2
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
BA0 - BA1 ： SDRAM的D0 - D7
A0 - 一个： SDRAM的D0 - D7
RAS ： SDRAM的D0 - D7
CAS ： SDRAM的D0 - D7
WE： SDRAM的D0 - D7
CKE ： SDRAM的D0 - D7
V
DDSPD
V
DD
/V
DDQ
V
REF
V
SS
V
DDID
V
DD
： SPD EEPROM E0
V
DD
/V
DDQ
： SDRAM的D0 - D7
V
REF
： SDRAM的D0 - D7
V
SS
： SDRAM的D0 - D7
表带：见注1
D3
D6
DM CS
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
DM CS
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
DM CS
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
D0
DM3
DQS3
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DM4
DQS4
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DM5
DQS5
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DM CS
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
DM CS
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
DM CS
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
DM6
DQS6
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DM7
DQS7
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DM CS
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
DM CS
的DQ
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
D1
D4
D7
D2
D5
SCL
SAD
SA0
SA1
SA2
V
SS
SCL
SAD
A0
A1
A2
WP
E0
MPBD1011
科幻gure 3
笔记
框图UDIMM原卡A（ × 64 ， 1等级，
×8)
1.
V
DD
=
V
DDQ
，因此，
V
DDID
开放式表带
2， DQ ， DQS ， DM电阻22
±
5 %
3.禁，一， RAS ， CAS，WE电阻5.1
±
5 %
表8
时钟输入
CK0 ， CK0
CK1 ， CK1
CK2 ， CK2
时钟信号负载
SDRAM的数
2 SDRAM的
3 SDRAM的
3 SDRAM的
记
—
—
—
数据表
14
1.0版， 2004-03
