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电气和热特性
科幻gure 3
提供系统时钟输入时序图。
系统时钟
VM
t
KHKL
t
系统时钟
VM =中点电压（ OV
DD
/2)
VM
VM
t
KR
KV
IH
KV
IL
t
KF
图3.系统时钟输入时序图
4.2.2
处理器总线的交流规范
表9
提供处理器总线AC时序规格为MPC755中定义
图4
和
图6 。
在提供时序规格为L2总线
第4.2.3节， “ L2时钟交流规范。 ”
表9.处理器总线模式选择AC时序规范
1
在推荐工作条件（见
表3）
参数
模式选择输入设置为HRESET
HRESET到模式选择输入保持
符号
t
MVRH
t
MXRH
2
所有速度等级
单位
民
8
0
最大
—
—
t
系统时钟
ns
3, 4, 5,
6, 7
3, 4, 6,
7, 8
笔记
注意事项：
1.所有输入规格从给输入系统时钟的上升沿的中点所讨论的信号的中点测量。所有
输出规格是由系统时钟的上升沿到有关信号的中点的中点测量。所有的输出时序
假设一个纯电阻50 Ω负载（参见
图5）。
输入和输出定时测量在销;飞行时间的延迟，必须添加
对走线长度，过孔，并在系统中的连接器。
2.用于定时规范的符号本文遵循T的模式
（信号） （州） （参考） （状态）
用于输入和T
（参考） （州） （信号） （状态）
用于输出。例如，叔
IVKH
象征着时间的输入信号（I）中达到有效的状态（V ）相对于所述系统时钟基准（K）的要
高（H ）的状态或输入设置时间。和T
KHOV
象征着从SYSCLK （ K）变高（H ）的时间，直到输出（ O）是有效的（ V）或输出
有效时间。输入的保持时间可以读出作为所述输入信号（I）的去无效（X）的相对于所述时钟上升沿（ KH ）的时间 - 注意
基准，并且其状态为输入，并输出保持时间的位置可以被理解为从上升沿（ KH ），直到输出时间
去无效（ OX ） 。
3.建立和保持时间是相对于HRESET的上升沿（看
科幻gure 4 ） 。
4.本规范适用于配置模式仅选择。还要注意的是HRESET必须保持断言了至少255个总线时钟
之后，上电复位序列期间PLL -这段时间内。
5. t
系统时钟
是外部时钟（SYSCLK ）在纳秒的周期。在表中给出的号码必须由系统时钟的周期要被乘
计算所讨论的参数的实际持续时间（单位：ns ） 。
6.模式选择信号是BVSEL ， L2VSEL ， PLL_CFG [0：3 ] ，和TLBISYNC 。
7.通过设计和特性保证。
8.总线模式选择引脚都必须运行过程中保持稳定。改变BVSEL或L2VSEL的逻辑状态在操作期间会导致
总线模式电压选择来改变。改变的操作期间的PLL_CFG引脚的逻辑状态将导致PLL的分频比
选择来改变。这两个条件被认为是本说明书以外和不被支持。一旦HRESET被否定的
总线模式选择引脚的状态必须保持稳定。
MPC755 RISC微处理器硬件规格，版本6.1
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飞思卡尔半导体公司
