ADV7302A/ADV7303A
时序特定网络阳离子
参数
MPU端口
1
SCLOCK频率
SCLOCK高脉冲宽度，T
1
SCLOCK低脉宽，T
2
保持时间（起始条件） ，T
3
建立时间（启动条件） ，T
4
数据建立时间，t
5
SDATA ， SCLOCK上升时间，t
6
SDATA ， SCLOCK下降时间，t
7
建立时间（停止条件） ，T
8
RESET
低电平时间
模拟输出
模拟输出延迟
2
输出偏斜
时钟控制和像素PORT
3
f
CLK
f
CLK
时钟高电平时间，t
9
时钟低电平时间，t
10
数据建立时间，t
11
数据保持时间，t
121
输出访问时间，t
13
输出保持时间，t
14
流水线延迟
(V
AA
= V
DD
= 2.375 V–2.625 V, V
DD_IO
= 2.375 V–3.600 V, V
REF
= 1.235 V ，R
SET
= 760
T
民
给T
最大
（0 ℃至70 ℃） ，除非另有说明。 ）
民
0
0.6
1.3
0.6
0.6
100
300
300
0.6
100
8
1
27
81
40
40
2.0
2.0
14
4.0
61
62.5
66.5
33
43.5
36
典型值
最大
400
单位
千赫
s
s
s
s
ns
ns
ns
s
ns
ns
ns
兆赫
兆赫
％ 1 clkcycle
％ 1 clkcycle
ns
ns
ns
ns
clkcycles
clkcycles
clkcycles
clkcycles
clkcycles
clkcycles
, R
负载
= 150
,
测试条件
经过第一个时钟产生
这一时期
与重复启动
条件
逐行扫描模式
HDTV模式/异步模式
SD [2]
SD [8]
SD组件过滤器[ 8 ]
PS [1]，高清[1]，异步
定时模式
PS [4]
高清[2]
笔记
1
通过特性保证。
2
从时钟的上升沿到DAC输出满量程转换的50 ％点的50％点测得的输出延迟。
3
数据： C [ 7 ： 0 ] ; S [ 7：0 ]。 Y [ 7：0]
控制：
P_HSYNC ; P_ VSYNC ;
P_BLANK ;
S_HSYNC ; S_VSYNC ; S_BLANK
特定网络阳离子如有更改，恕不另行通知。
REV 。一
–5–
