飞利浦半导体
初步数据
2端口/ 1端口400 Mbps的物理层接口
PDI1394P23
在总线初始化之后总线复位，每个PHY发送一个
自ID信息包，指示，以及其他信息，速度
PHY的能力。总线管理器（如果存在的话）可以构建
速度 - 映射从所收集的自ID信息包。这个速度，图
给出了可在使用尽可能高的速度
每对节点之间的节点到节点的通信路径
网络。然而，如下面所解释的，速度在所报告的
一个PDI1394P23的PHY的自ID信息包可以被调整以占
慢速链接芯片。
在一个节点的组成的更高速度的PHY和一的情况下
速度较低的有限责任公司，该节点的速度能力（较低的
物理层和LLC速度）是较低速LLC 。一
复杂的总线管理器可以确定在LLC速度能力
通过读出配置ROM Bus_Info_Block ，或通过发送
异步请求报文以不同的速度向节点和
检查的确认;速度 - 映射然后可调节
因此。速度，地图应该反映通信
这样的节点必须完成，而不是在LLC。的较低速度，
在更高的速度下的PHY 。然而，对于路径速度映射条目
即仅仅通过该节点的物理层，但不终止在
该节点上，不应该由LLC的较低速度的限制。
为了帮助建立一个精确的速度图， PDI1394P23有
表明其速度比S400等的传输能力
自ID信息包。这是通过在LINK_SPEED场控制
注册供应商相关页面8 （第7页） 。设置
LINK_SPEED字段仅影响在自ID信息所表示的速度
包;其对信号发送到对等体的速度没有影响（邻
在自ID直接连接）的PHY。该PDI1394P23标识
自己作为S400能够以同业无论在价值
LINK_SPEED场。
通常，在寄存器8的LINK_SPEED场
供应商相关的网页不应该从它的电改
S400中的默认值，除非它被判断为速度 - 映射（如果
存在的话）不正确，用于终止在本地节点路径条目
（即，该节点具有更慢的链路层芯片） 。如果速度映射是
不正确，则可以假定，该总线管理器就只用
在自ID信息包的信息来构建速度映射。在这种情况下，
节点寄存器8可能会更新LINK_SPEED领域，以反映
对有限责任公司的低速性能，然后启动另一个总线复位
使速度映射重建。请注意，在这种情况下任何
对于通过节点到节点通信路径的速度，映射条目
通过本地节点的物理层将通过较低的速度进行限制。
在叶节点的情况下（其中仅具有一个有源端口）的
在寄存器8 LINK_SPEED字段可以被设置为指示的速度
有限责任公司不先检查速度的地图。更改
在叶节点LINK_SPEED字段只能影响那些路径的
终止在该节点中，由于没有其他的路径可以穿过一个叶
节点。它可以对在速度 - 映射其他路径没有影响。为
硬件配置只能是叶节点（所有端口，但
1顷未实现） ，所以建议在LINK_SPEED
现场被上电后或硬件复位立即更新。
具有高达200ppm的彼此在其内部的差
时钟，和物理层必须能够补偿这种差异
在最大报文长度。大钟的变化可能会导致
同步溢或下溢，从而导致损坏
分组数据。
为PDI1394P23 ， SYSCLK的输出可以被用来测量
频率精度和内部振荡器的稳定性和
锁相环从其所衍生的。 SYSCLK的输出的频率
必须在
±100
PPM的49.152 MHz的标称频率。
以下是一些典型的规格与所用的晶体
为了实现所要求的频率的PDI1394P23
精度和稳定性：
操作晶振模式：基本
25频率公差
°C:
总频率变化的
完整的电路是100 ppm的。用30 ppm的频率晶体
容差，建议适当的余量。
频率稳定度（随温度和年龄） ：有30的晶体
ppm的频率稳定性，建议适当的余量。
注：总频率变化必须保持低于
±100
PPM
从名义与一些津贴误差由董事会和介绍
设备的变化。频率容差之间的权衡
稳定性可以由只要总频率变化更小
比
±100
PPM 。例如，晶体的频率容差
可以在50ppm的指定，并且所述温度耐受性可以是
于30ppm的规定，得到总共由于80ppm的可能变化
单独的晶体。晶体的老化也有助于频率
变化。
负载电容：在并联谐振模式的晶振电路中，
振荡的频率依赖于负载电容
为晶体指定。总负载电容（C
L
）为一个函数
不仅是离散的负载电容，而且电路板布局和
电路。可能需要反复地选择离散的负载
电容器，直到系统时钟输出在规定范围内。这是
建议负载电容，以最大的
"5%
公差可以使用。
作为一个例子，对于一个电路板，它使用12 pF的指定的一个晶体
载，负载电容（ C9和C10在如图11所示）各16 pF左右
适用于该特定电路板的布局。负载
为晶体指定包括负载电容（ C9，C10 ），则
加载PHY端子（C
PHY
） ，和董事会的加载
本身（C
BD
） 。 C的值
PHY
通常是大约1pF和C
BD
is
通常每块电路板蚀刻厘米0.8 pF的;一个典型的板可
有3 pF至6 100pF以上。负载电容C9和C10
结合电容器串联，以使总的负载电容是：
C
L
= [(C9 * C10) / (C9+C10)] + C
PHY
+ C
BD
.
C9
XI
17.5晶体选择
该PDI1394P23被设计为使用外部24.576 MHz晶振
连接XI和XO终端提供的
参照为一个内部振荡器电路。此振荡器反过来
驱动一个PLL电路，其产生所需的各种时钟
数据的发送和通过再同步在S100中
S400的媒体数据速率。
不到变化
±100
ppm的由标称为媒体数据
率所要求的IEEE标准1394相邻的PHY可因此
24.576兆赫
ls
X1
C
PHY
+ C
BD
XO
C10
SV01808
图11.负载电容为PDI1394P23 PHY
2001年9月6日
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