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飞利浦半导体
初步数据
2端口/ 1端口400 Mbps的物理层接口
PDI1394P23
17.2复位和掉电
迫使RESET引脚为低电平的内部逻辑复位到复位
启动状态和停用系统时钟。返回RESET引脚为高电平
导致对有源电缆端口总线复位状态。为
电（和后掉电被确立时）复位必须
置为低电平，用于从时间最小为2毫秒，该物理层
功率达到所需的最小电源电压。这是
为确保正确的PLL操作的PHY开始前需要
使用时钟。
该PHY必须后同时或刚刚复位的出
链接脱离复位状态，这样的LLC / PHY握手时
正常。为了确保这种情况，则建议的
同一信号源发源于LLC和PHY的复位信号。如果电
隔离时，光电耦合器应用于驱动复位
引脚PHY的。 （请参阅飞利浦AN2452 “ IEEE 1394总线节点的电
隔离和供电设计“ 。 ）如果不使用电隔离，
在LCC和PHY复位引脚应直接连接在一起而。
对PHY的RESET引脚上的单个电容器如下所述
建议只在设计中没有设备有限责任公司（即中继器
设计） 。
一个内部上拉电阻被连接到V
DD
，因此，只有一个外部
延迟电容是必需的。当使用无源电容器上的
RESET端产生一个上电复位信号，则最小
如果电容器具有最小值复位时间将得到保证
0.1
F
并且还满足下面的等式：
C
民
= 0.0077
×
T + 0.085
其中C
民
处于复位端子上的最小电容
F,
和T是V
DD
斜时， 10％-90％ ，以毫秒。
一种替代的被动复位是积极驱动RESET为低
最小复位时间以下的电源。该输入是一个标准
逻辑的施密特缓冲器，并且还可以通过一个开漏逻辑驱动
输出缓冲器。
RESET引脚还具有内部n沟道下拉晶体管
通过掉电引脚激活。对于在正常复位
操作中，一个10
s
该引脚上的低电平脉冲将完成一个完整的PHY
复位。这个脉冲，以及在2毫秒电复位脉冲，可将
微处理器控制，在这种情况下，外部的延迟
电容也没有必要。有关使用单详细信息
电容器隔离与该销请参阅飞利浦隔离
应用笔记AN2452 。
掉电输入功率下的所有设备功能
除了CNA电路以节省功耗的便携式或
电池供电的应用。它必须保持高电平至少2毫秒
以保证断电后复位成功。
请求，仲裁增强不应该启用（见
在PHY寄存器5监管局位） 。
的性能来进行多段级联（在
不同的速度）的分组级联中加入以
提高总线效率（主要是在同步
传输）。如果有限责任公司不支持多段速
拼接，多速串联不应该启用
在PHY （见PHY寄存器5的EMC位） 。
为了适应更高的传输速度，预计
在标准的未来版本， P1394a扩展速度
在从2位到3位的总线请求的代码，增加的长度
总线请求来自7位至8位。新的速度码是
经过精心挑选，使新P1394a物理层和LLC设备
将是兼容的，对于速度从S100到S400 ，与传统
PHY和使用的2比特的速度代码LLC的设备。该
PDI1394P23正确解释7位总线请求（与2位
速度代码）和8位总线请求（用3比特的速度代码）。
此外，如果紧跟着另一个7位的总线请求
请求（例如一个寄存器的读或写请求）， PDI1394P23
正确解释这两个请求。虽然PDI1394P23
正确地解释8位总线的请求，以一速度代码的请求
超过S400的结果，在PDI1394P23发送一个空
数据包（数据前缀后跟的数据端，与在没有数据
包）。
17.4使用PDI1394P23具有较低速
链路层
虽然PDI1394P23是一个S400的能力的PHY ，它可以用于
用较低的速度有限责任公司。在这种情况下，在LLC具有较少的数据
端子比所述PHY ，而在PDI1394P23某些DN端子
将未使用的。未使用的DN端子应拉到地
通过10 kΩ的电阻。
该PDI1394P23传输所有接收的分组数据到LLC ，甚至
如果该分组的速度超过了LLC向能力
接受它。一些低速LLC设计不正确忽视
在这种情况下，分组数据。在罕见的情况下，第16
通过这样的有限责任公司接受了部分数据的位数匹配一个节点的总线和
节点ID，可导致寄生标题CRC或t码错误。
在讨论这个话题，读者应该知道，
个IEEE1394a -2000标准（第8.3.2.4.2 ）所作的速度
地图在IEEE1394-1995过时的定义，定义了一个新的领域
（ link_spd ）中的配置ROM的Bus_Info_Block其中
节点的链路层的最大速度是可用的。该
PDI1394P23 PHY的默认最大速度报道
自ID信息包。该个IEEE1394a -2000标准指出，公交车
实现指定的SPEED_MAP寄存器经理
由IEEE标准1394-1995都符合的IEEE1394a -2000
标准，但用户需注意，该地址被使用
这些寄存器可以被重新定义未来的IEEE标准。没有
一个总线管理器创建和维护速度图中，为了
发送，在最高速度沿着路径，发射节点必须
确定
节点
速度能力（较小的链路速度和PHY的
速度）为一个目标节点和每个PHY速率的能力
沿源节点和目标节点之间的路径。也就是说，每个
节点将不得不创建一个网络速度的地图。一些设计师
可以选择实施的速度在地图总线管理能力
节点，以最大限度地提高传输速度，当一个慢于物理层
链路芯片存在于沿传输路径上的节点。以下
段落都使用与使用速度的产品
地图。
17.3使用PDI1394P23用非P1394a
链路层
该PDI1394P23实现在指定的PHY - LLC接口
P1394a补充。此接口是基于接口时
在IEEE标准1394-1995 ，它是提供信息的附件J中描述
用旧的PHY器件接口。指定的PHY - LLC接口
在P1394a是与旧的附录J的接口完全兼容。
该P1394a补充，包括增强的附件J
接口必须使用PDI1394P23当被理解
用非P1394a LLC的设备。
一种新的有限责任公司的服务请求加入，允许有限责任公司以
暂时启用和禁用异步仲裁
加速度。如果有限责任公司不执行此项新服务
2001年9月6日
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