V826516B04S
CILETIV LESO M
串行存在检测信息
滨排序：
A1 （ PC1600 @ CL2 ）
B0 （ PC2100B @ CL2.5 ）
B1 （ PC2100A @ CL2 ）
功能支持
字节＃
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
十六进制值
A1
B0
80h
08h
07h
0Ch
09h
02h
40h
00h
04h
函数来描述
德网络网元＃字节写入串行内存模组制造商
SPD内存设备的总字节＃
基本内存类型
＃行地址在此集会
＃列地址对本次大会
＃模块行的本次大会
本届大会的数据宽度
.........这个数据集的宽度
本次大会的VDDQ和接口标准
在CAS延时DDR SDRAM的周期时间= 2.5
从时钟在CL = 2.5 DDR SDRAM的访问时间
DIMM配置类型（无奇偶校验，奇偶校验， ECC ）
刷新率&类型
初级DDR SDRAM的宽度
错误检查DDR SDRAM的数据宽度
最小时钟延迟背到背随机列
地址
DDR SDRAM器件的属性：支持突发长度
DDR SDRAM器件的属性： ＃银行对每个DDR SDRAM
DDR SDRAM器件的属性： CAS延时支持
DDR SDRAM器件属性： CS延迟
DDR SDRAM器件属性： WE延迟
DDR SDRAM模块属性
A1
B0
128bytes
256bytes
DDR SDRAM
12
9
2银行
64位
-
SSTL 2.5V
B1
B1
8ns
7.5ns
7ns
80h
80h
75h
75h
00
80h
10h
00h
01h
70h
70h
± 0.8ns ± 0.75ns ± 0.70ns
无奇偶校验， ECC
15.6us &自我刷新
x16
x0
t
CCD
=1CLK
2,4,8
4银行
2,2.5
0CLK
1CLK
无缓冲
时钟差异
+/- 0.2V电压容差
10ns
±0.8ns
-
-
20ns
15ns
10ns
7.5ns
16
17
18
19
20
21
0Eh
04h
0Ch
01h
02h
20h
22
23
24
25
26
27
28
DDR SDRAM器件属性：一般
在CL DDR SDRAM的周期时间= 2
从时钟在CL = 2 DDR SDRAM的访问时间
在CL = 1.5 DDR SDRAM的周期时间
从时钟在CL = 1.5 DDR SDRAM的访问时间
最小行预充电时间（ = T
RP
)
最小行激活与行活动的延迟（ = T
RRD
)
00h
A0h
80h
A0h
80h
00h
00h
50h
3Ch
50h
3Ch
48h
38h
75h
75h
± 0.8ns ± 0.75ns
-
-
20ns
15ns
-
-
18ns
14ns
V826516B04S修订版1.3 2002年3月
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