ADP3204
引脚配置
DPRSHIFT
HYSSET
BSHIFT
DSHIFT
32 31 30
29 28 27 26 25
24
VCC
VID4
1
VID3
2
VID2
3
VID1
4
VID0
5
BOM
6
DPSLP
7
DPRSLP
8
9
10 11
12 13
14 15 16
销1
识别码
REG
DACRAMP
CS +
CSの
坡道
23
CS3
22
CS2
21
CS1
20
OUT3
19
OUT2
18
OUT1
17
GND
ADP3204
顶视图
（不按比例）
COREFB
DRVLSD
PWRGD
SD
钳
引脚功能描述
针
1–5
助记符
VID [4：0 ]
功能
电压识别输入。这些中的VID输入，用于逻辑控制的程序
出现在DACOUT引脚，并通过外部组件的配置参考电压
化，用于设置输出电压的调节点。该VID引脚有指定的内部
上拉电流，如果不开放，将默认的引脚为逻辑高电平状态。该VID代码没有设置
DAC输出电压直接，但通过透明锁存器的时钟由
BOM
脚的
GMUXSEL信号的上升沿和下降沿。
电池优化模式控制（低电平有效） 。这个数字输入管脚对应于系统的
相对应的电池优化模式的CPU运行在积极GMUXSEL信号
低的状态和性能优化模式（ POM）在其停用高状态。该信号也
通过下调抵消它在控制核心电压调节电平的最佳定位
根据该BSHIFT和RAMP引脚的功能的电池优化模式。它也是
用于启动一个掩蔽周期为每当一个GMUXSEL信号跳变时， PWRGD信号。
深度睡眠模式控制（低电平有效） 。这是对应于该系统的一个数字输入管脚
STPCPU
信号，在其活动状态，对应于CPU运算的深度睡眠模式，
其中的一个子集操作模式或者
BOM
或POM操作。所述信号控制所述最优
核心电压调节水平可以抵消它向下按功能 - 定位
先进而精湛的DSHIFT和RAMP引脚。
更深的睡眠模式控制（高电平有效）。这是对应于该系统的一个数字输入管脚
对应于CPU的操作的深度睡眠模式DPRSLPVR信号。当信号
当它被激活时，通过断开的VID信号控制DAC输出电压
DAC的输入和设置指定的内部深度睡眠的代码来代替。在去断言DPRSLPVR的
信号，DAC的输出电压恢复到由externalVID代码所确定的电压电平。
该DPRSLPVR信号也被用来初始化一个消隐周期为PWRGD信号以禁止其
响应对应的VID代码转换挂起动态核心电压变化。
电源良好（高电平有效）。这种漏极开路输出引脚，通过一个外部上拉的援助
电阻器到所需的电压，指示核心电压在规定的公差范围内
该VID编程值的，要不然是在一个VID过渡态由近期状态指示
要么转型
BOM
或DPRSLP引脚。 PWRGD被停用（拉低），当IC
在UVLO模式被禁用，或启动，或COREFB电压超出核心的电源就绪
窗口。漏极开路输出可外接有线与运算（逻辑或非（NOR） ）与其他开放
漏极/集电极电源良好指示器。
关机（低电平有效） 。这是一个数字输入引脚从一个系统来的信号，在其有效
国家关闭IC操作，将IC置于最大最低静态电流状态
积蓄力量。
6
BOM
7
DPSLP
8
DPRSLP
9
PWRGD
10
SD
–6–
DACOUT
SS
第0版
