数据表
1999年6月
ORCA
系列3C和3T的FPGA
E
A
电气特性， 97 ， 98
错误检查（见FPGA配置）
ExpressCLK ， 1 ， 6 ， 31 ， 34 ， 37 ， 39 ， 41 ， 43 ， 47-51 ，
70—74, 77—81
（另见时钟分配网络和
可编程时钟管理器）
指数
绝对最大额定值， 96
AND- OR- INVERT （ AOI ） ， 6
AND- OR- INVERT （ AOI ） ， 1
（另见补充逻辑
互连单元（SLIC ），1-
架构
概述， 6-9
ASWE ， 9 ， 11 ， 15-17 ， 23 ， 33 ， 48
F
快时钟， 46-51 ， 54
（见时钟分配网络）
5 V容限I / O 35
灵活的输入结构（ FINS ）， 1 ， 27 ， 32
（另请参阅路由）
FPGA配置， 87-94
配置帧格式， 87
配置模式， 89
异步外设模式， 91
菊花链， 95
主并行模式， 89
主串行模式， 90
微处理器接口（ MPI ）模式， 91
从并行模式， 94
从串模式， 94
数据格式， 86
数据帧， 86
运用
ORCA
代工生成RAM中的数据， 86
FPGA的国家操作
配置方面， 83
初始化， 82
其他配置选项， 85
部分重配置， 85
重新配置， 85
启动， 84
B
双向缓冲器（比迪） ， 6 ， 19 ， 43 ， 83
（另见Routingand SLIC ）
比特流（见FPGA CON组fi guration ）
比特流错误检查， 88
（另见操作FPGA州）
边界扫描， 55
（见特殊功能块）
C
时钟控制（ CLKCNTRL ） ， 50
（另见时钟分配网络和
特殊功能块）
时钟分配网络， 48-51
CLKCNTRL ， 50
ExpressCLK ， 48
输入， 51
快时钟， 48 ， 51
全局控制信号， 48
在PICS
ExpressCLK ， 50
系统时钟50
在PLC阵列
快速时钟， 49
系统时钟49
PFU时钟源， 48
选择时钟输入引脚， 51
系统时钟48
到PLC阵列
快速时钟， 50
系统时钟50
时钟使能（ CE ） ， 9 ， 11 ， 17 ， 23 ， 31 ， 48
时钟倍频（见PCM ）
比较器（见LUT操作模式）
配置（见FPGA的国家行动
或FPGA配置）
控制输入（参见太平洋岛国，输入）
I
IEEE
标准， 1149.1 55 ， 59
初始化（见FPGA国实施）
输入/输出缓冲器
测量条件， 138
输出缓冲特性
OR3Cxx ， 139
OR3Txxx ， 141
J
JTAG （见疆扫描）
D
解复用（参见太平洋岛国，输入解复用） ， 38
占空比调整（见PCM ）
朗讯科技公司
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