R
的Virtex -II FPGA平台：产品详细描述
单端口配置
作为单端口RAM ，该块状SelectRAM访问
在任何一个2K ×9位的18千比特的存储单元，
1K ×18位，或512× 36位的构型和16千比特
在任何一个16K ×1位的存储单元， 8K ×2位，或
4K ×4位的配置。在9位， 18位的优点
和36位宽度是存储奇偶校验位的每个能力
8比特。奇偶校验位必须产生或托运克斯特
应受用户的逻辑。在这种情况下，该宽度被看作是8 +
1 ， 16 + 2，或32± 4，这些额外的奇偶校验位被存储和
恰好表现为其他的位，其中包括定时参
ETERS 。视频应用程序可以使用的Virtex-II的9位比
块状SelectRAM存储器的优势。
每
块状SelectRAM细胞是一个完全同步的记忆
如图
图29 。
输入数据总线和输出数据
总线宽度是相同的。
18 Kbit的块状SelectRAM
DI
DIP
ADDR
WE
EN
SSR
CLK
双端口配置
作为一个双端口RAM ，块状SelectRAM的每个端口有
访问一个共同的18 Kbit的存储资源。这些都是
与独立的控制信号完全同步端口
每个端口。这两个端口的数据宽度以被配置
置的独立，提供了内置的总线宽度转换。
表14
示出了可在不同的配置
端口A & B.
DO
DOP
DS031_10_071602
图29：
18 Kbit的块状SelectRAM记忆
单端口模式
表14：
双端口模式配置
端口A
端口B
端口A
端口B
端口A
端口B
端口A
端口B
端口A
端口B
端口A
端口B
16K ×1
16K ×1
8K ×2
8K ×2
4K ×4
4K ×4
2K ×9
2K ×9
1K ×18
1K ×18
512 x 36
512 x 36
16 K位块是从端口A和端口B的所有其他无障碍
配置导致其获得的18 Kbit的一个端口
存储器块和其他具有端口访问16 K位
存储块等于16千位的子集。
16K ×1
8K ×2
8K ×2
4K ×4
4K ×4
2K ×9
2K ×9
1K ×18
1K ×18
512 x 36
16K ×1
4K ×4
8K ×2
2K ×9
4K ×4
1K ×18
2K ×9
512 x 36
16K ×1
2K ×9
8K ×2
1K ×18
4K ×4
512 x 36
16K ×1
1K ×18
8K ×2
512 x 36
16K ×1
512 x 36
如果两个端口都配置为在任一2K ×9位， 1K ×18位，
或512× 36位的配置， 18 Kbit的块accessi-
从A口或B竹叶提取如果两个端口都配置在任
16K ×1位， 8K ×2位。或4K ×4位的配置，所述
DS031-2 （ V3.0 ） 2003年8月1日
产品speci fi cation
www.xilinx.com
1-800-255-7778
4模块2
22
