R
的Virtex -II FPGA平台：产品详细描述
表11：
在一个CLB逻辑资源
切片
4
的LUT
8
倒装FL OPS
8
MULT_ANDs
8
算术&
进位链
2
SOP
链
2
分布
SelectRAM
128位
移
注册
128位
TBUF
2
表12：
在所有的CLB的Virtex - II逻辑资源
CLB阵列：
行X
COLUMN
8x8
16 x 8
24 x 16
32 x 24
40 x 32
48 x 40
56 x 48
64 x 56
80 x 72
96 x 88
112 x 104
数
of
切片
256
512
1,536
3,072
5,120
7,680
10,752
14,336
23,040
33,792
46,592
数
of
的LUT
512
1,024
3,072
6,144
10,240
15,360
21,504
28,672
46,080
67,584
93,184
最大的分布式
SelectRAM或移位
寄存器（位）
8,192
16,384
49,152
98,304
163,840
245,760
344,064
458,752
737,280
1,081,344
1,490,944
数
of
倒装FL OPS
512
1,024
3,072
6,144
10,240
15,360
21,504
28,672
46,080
67,584
93,184
数
of
进位链
(1)
16
16
32
48
64
80
96
112
144
176
208
数
SOP的
链
(1)
16
32
48
64
80
96
112
128
160
192
224
设备
XC2V40
XC2V80
XC2V250
XC2V500
XC2V1000
XC2V1500
XC2V2000
XC2V3000
XC2V4000
XC2V6000
XC2V8000
注意事项：
1.进位链和SOP链可以拆分或级联。
18 Kbit的块状SelectRAM资源
介绍
Virtex-II器件包含大量18 Kbit的块
SelectRAM 。这些补充的分布式SelectRAM
提供浅RAM结构资源imple-
mented在CLB中。每个Virtex- II块状SelectRAM是18
千位真双端口RAM具有两个独立的时钟和
独立控制的访问同步端口
常见的存储区域。这两个端口在功能上是相同的。
CLK ，EN， WE，和SSR极性通过CON-定义
成形。
每个端口有输入以下类型：时钟和时钟
启用，写使能，置位/复位和地址，以及
单独的数据/奇偶校验数据输入（写）和数据/奇偶校验
数据输出（读） 。
操作是同步的;在块状SelectRAM行为
像的一个寄存器。控制，地址和数据的输入必须（和
到一个仅需要）是设置时间窗口期间的有效前
上升（或下降，配置选项）时钟边沿。数据
输出改变为相同的时钟沿的结果。
CON组fi guration
在Virtex -II块状SelectRAM支持各种组态
系统蒸发散，包括单端口和双端口RAM和各种
数据/地址长宽比。支持的内存配置
系统蒸发散单和双端口模式显示在
表13 。
表13：
双核和单端口配置
16K ×1位
8K ×2个比特
4K ×4位
2K ×9位
1K ×18位
512× 36位
DS031-2 （ V3.0 ） 2003年8月1日
产品speci fi cation
www.xilinx.com
1-800-255-7778
4模块2
21
