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ESMT
设备操作（续）
SDRAM中有四个内部银行在同一芯片中，并
股部的内部电路以减小芯片面积，
因此，它限制了四家银行的激活
同时。在感测的同时所产生的噪声
SDRAM的每个银行的高要求一段时间的电力
物资回收另一家银行可以检测到前
可靠。吨
RRD （ MIN ）
指定之间所需的最小时间
激活不同的银行。所需的时钟周期的数目
不同的存储体的激活之间必须计算相似
t
RCD （ MIN ）
规范。所需的银行的最小时间
有活性启动感测和恢复完整的行
动力单元为t确定
RAS （分钟）
。每个SDRAM银行
激活指令必须满足t
RAS （分钟）
以前的规范
预充电命令是有效的银行可以断言。该
最大时间的任何银行可以在活动状态为
被T确定
RAS
（最大值）和叔
RAS
（最大值） ，可以计算
类似吨
RCD
特定连接的阳离子。
突发读
猝发读命令用于对访问数据突发
从活动行连续的时钟周期中有效的银行。
由主张低CS发出的突发读取命令
并与RAS
WE
被高高的上升沿
时钟。银行必须至少激活吨
RCD （ MIN ）
前
突发读取命令发出。第一输出出现在CAS
突发的问题阅读后延迟的时钟周期数
命令。突发长度，突发的顺序和延迟
猝发读命令是由模式寄存器确定的
这已经是编程。突发读取可以启动
在有源行的任意列地址。地址包裹
周围如果初始地址不会从边界开始
使得一些从每个I / O输出等于
脉冲串长度中的模式寄存器进行编程。输出
进入高阻抗，在脉冲串结尾，除非新的
突发读取发起，以保持数据的无缝输出。该
突发读取可以通过发出另一个突发读取或终止
在同一家银行或其他有效的银行或突发写入
预充电命令相同的银行。突发停止
命令是在每一页的突发长度有效。
突发写
突发写入命令类似突发读取命令
和用于将数据写入到在连续的时钟SDRAM的
根据突发长度在相邻的地址周期和
爆序列。通过置低CS ， CAS和
WE
用有效的列地址，写入脉冲串的开始。数据
在相同的时钟被提供给初始地址输入
周期的突发写入命令。输入缓冲器是
取消选择在脉冲串长度的端部，即使
内部写入仍未能完成。写作可以是
完全通过发出一阵阅读和DQM阻止数据
输入或在相同或另一种活性银行猝发写。该
突发停止命令是在每一个突发长度有效。写
脉冲串，也可以通过使用DQM用于阻止数据终止
和procreating银行吨
RDL
最后一个数据输入后成为
写入主动行。见DQM操作也。
DQM操作
M12L64322A
该DQM用于屏蔽输入和输出操作。它
工作原理类似于OE操作过程中，抑制写作
在写操作。所读取的等待时间是从2个周期
DQM和零周期进行写入，这意味着DQM屏蔽
在读周期发生两个周期后，并发生在
在写周期相同的周期。 DQM操作
同步的，与时钟。该DQM信号是非常重要的
在写与读或预充电突发中断
SDRAM中。由于内部的异步性质
写的DQM操作是至关重要的，以避免不必要的或
不完全写入时完成突发写的
所需。请参考DQM时序图也。
预充电
预充电是通过在有效的银行进行
银行间声称低时钟周期需要
激活并要求银行激活之间的时钟周期
和CS ， RAS ，
WE
和A10 / AP凭有效BA0 BA1
银行要procharged 。预充电命令
可以吨后，可随时主张
RAS （分钟）
从被满足
在所需的银行的银行活动的命令。吨
RP
是去定义网络
作为所需的时钟周期的最小数目来
完整的行预充电除以吨计算
RP
同
时钟周期的时间和上舍入到下一个较高的
整数。应注意，以确保突发
写操作完成或DQM使用前以抑制书写
预充电命令是断言。的最大时间的任何
银行可以为t指定的活动
RAS
（最大值）。因此，
每家银行激活命令。在预充电结束时，
银行进入空闲状态，并准备启动
再次。进入掉电，自动刷新，自动刷新和
模式寄存器设置等是可能只有当所有银行都
在空闲状态。
自动预充电
在预充电操作，也可以通过使用执行
自动预充电。 SDRAM的内部生成的
定时满足t
RAS （分钟）
和“t
RP
“为编程
突发长度和CAS延迟。自动预充电
命令同时发出如通过猝发写
主张对高A10 / AP ，该行预充电命令
为有效。一旦自动预充电命令被给出，不
新的命令是可能的，直到那个特定的银行
该银行实现了空闲状态。
所有银行预充电
四个存储体可以同时使用进行预充电
预充电所有命令。主张低CS ， RAS ，
和
WE
具有高的A10 / AP后，所有银行都
满意吨
RAS （分钟）
的要求，对所有执行预充电
银行。在t的端
RP
进行预充电人人，人后
银行都处于空闲状态。
晶豪科科技有限公司
出版日期：五月。 2004年
修订： 1.7
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