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AD14060/AD14060L
引脚功能描述
AD14060 / AD14060L引脚定义如下表所示。输入
确定为同步（S）必须满足定时要求
相对于CLKIN （或相对于TCK为TMS，
TDI ） 。确定异步（A ）输入可以断言
异步CLKIN （或TCK的
TRST ） 。
未使用的输入应连接或上拉至V
DD
或GND ，除
为ADDR
31-0
， DATA
47-0
， FLAG
2-0
,
SW ，
和投入有
内部上拉或下拉电阻（CPA ， ACK ，DTX DRx的，
针
ADDR
31-0
TYPE
I / O / T
功能
TCLKX ， RCLKx ， LxDAT
3-0
， LxCLK ， LxACK ， TMS和
TDI ） - 这些引脚可以悬空。这些引脚有一个逻辑电
电平保持电路，防止从内浮置输入端。
I =输入
P =电源供应器（A / D） =有源驱动
O =输出
S =同步
（O / D） =漏极开路
G =地面
A =异步
T =三态（当
SBTS
被置位时，或者当AD14060 /
AD14060L是总线从站）
数据
47-0
I / O / T
MS
3-0
O / T
RD
I / O / T
WR
I / O / T
页面
O / T
ADRCLK
SW
O / T
I / O / T
确认
I / O / S
外部总线地址。
（对所有SHARC处理器）的AD14060 / AD14060L输出的地址
外部存储器，并在这些引脚的外设。在多处理器系统中，主机输出
读地址/写在内部存储器或IOP寄存器，从ADSP- 2106xs 。该AD14060 /
AD14060L输入地址时，主机处理器或多重处理总线主机读取或写入
内部的ADSP- 21060s的内部存储器或寄存器的IOP 。
外部总线数据。
（对所有SHARC处理器）的AD14060 / AD14060L输入和输出数据，并
这些引脚上的说明。 32位单精度浮点数据和32位定点数据是反式
ferred了位总线47-16 。 40位扩展精度浮点数据传输在47-位
8总线。 16位短字的数据传送通过位总线31-16 。在PROM引导模式， 8位
数据被传过比特23-16 。拉未使用DATA管脚电阻是没有必要的。
内存选择线路。
（对所有SHARC处理器），这些线有效（低）作为片选的
相应的外部存储器银行。存储体的大小必须在单独的定义ADSP-
21060的系统控制寄存器（ SYSCON ） 。该
MS
3-0
行译码的存储器地址线那
改变在同一时间与其他地址线。当没有外部存储器访问发生的
MS
3-0
线是无效的;它们是活动的，然而，当执行一个条件存储器访问指令时，是否
与否的条件为真。
MS
0
可以用PAGE信号被用于实现的DRAM存储器银行
（银行0 ） 。在多处理系统中，所述
MS
3-0
线是由总线主机输出。
存储器读选通。
（对所有SHARC处理器），该引脚置位（低电平）时， AD14060 /
AD14060L读出从外部设备，或当内部的ADSP- 2106xs的内部存储器正被
访问。外部设备（包括其他ADSP - 2106xs ）必须断言
RD
从AD14060读/
AD14060L的内部存储器。在多处理系统中，
RD
输出总线主机和输入
所有其他ADSP- 2106xs 。
存储器写选通。
（对所有SHARC处理器），该引脚置位（低电平）时， AD14060 /
AD14060L写入到外部设备，或当内部的ADSP- 2106xs的内部存储器正在被AC-
cessed 。外部设备（包括其他ADSP - 2106xs ）必须断言
WR
写入AD14060 /
AD14060L的内部存储器。在一个多处理器系统
WR
输出总线主机和输入由
所有其他ADSP- 2106xs 。
DRAM页边界。
（对所有SHARC处理器）的AD14060 / AD14060L声称该引脚的信号
一个外部DRAM页边界被跨越。 DRAM的页大小必须在符号所指出被定义
维杜阿尔ADSP- 21060的内存控制寄存器（等待） 。 DRAM可以仅在外部被实现
内存行0 ;在PAGE信号只能激活银行0访问。在多处理系统中，
网页是由总线主机输出。
时钟输出参考。
（对所有SHARC处理器）在一个多处理器系统中， ADRCLK是输出
总线主机。
同步写选择。
（对所有SHARC处理器） ，这个信号被用于连接的AD14060 /
AD14060L至同步存储器器件（包括其它的ADSP- 2106xs ） 。该AD14060 / AD14060L
断言
SW
（低） ，以提供早期迹象即将发生的写周期，可如果被中止
WR
是不是以后有效（例如，在有条件的写指令） 。在多处理系统中，
SW
输出
由总线主机，并通过其他ADSP- 2106xs输入以确定多处理器内存
访问是读还是写。
SW
被断言在同一时间作为地址输出。使用主机处理器
写AD14060 / AD14060L时同步写入必须断言该引脚。
记忆应答。
（对所有SHARC处理器）外部设备可以不置位ACK （低）加
等待状态到外部存储器的访问。 ACK时使用的I / O设备，存储器控制器或其他PE-
ripherals暂缓的外部存储器存取的完成。该AD14060 / AD14060L变为非触发
ACK时，作为输出，以等待状态添加到其内部存储器的同步访问。在multiprocess-
荷兰国际集团的系统，一个从ADSP- 2106x拉高总线主控器的ACK输入到等待状态（ S）添加到访问
其内部存储器中。总线主机的维护投入在它的ACK引脚上保持锁存
平上次驱动。
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REV 。一
