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HYS 72Dxx5xxGR -7F / 7/8 -B的
注册的DDR- SDRAM我模块
工作，待机和刷新电流（ -8 ： PC1600 ）
符号
参数/条件
256MB
x72
1bank
-8
512MB
x72
1bank
-8
1GB
x72
2bank
-8
单位
笔记
5
最大
IDD0
工作电流：
一家银行;主动/预充电;的tRC = tRC的最小值; TCK TCK =
MIN ; DQ ， DM和DQS输入每个时钟周期改变一次;地址
控制输入的变化的每两个时钟周期
工作电流：
一家银行;主动/读/预充电;突发= 4;
请参阅下页详细的测试条件。
预充电掉电待机电流：
所有银行闲置;掉电模式;
CKE < = VIL MAX ; TCK TCK = MIN
预充电浮动待机电流：
/ CS > = VIH MIN，所有银行闲置; CKE > =
VIH MIN ; TCK TCK = MIN，地址和其他控制输入每一次变化
时钟周期， VIN = VREF为DQ ， DQS和DM 。
预充电静音待机电流：
/ CS > = VIH MIN，所有银行闲置;
CKE > = VIH MIN ; TCK TCK = MIN，地址和其他控制输入稳定在> =
VIH MIN或< = VIL MAX ; VIN = VREF为DQ ， DQS和DM 。
主动掉电待机电流：
一家银行主动;掉电模式;
CKE < = VIL MAX ; TCK TCK = MIN ; VIN = VREF为DQ ， DQS和DM 。
主动待机电流：
一家银行主动;主动/预充电; CS > = VIH MIN ;
CKE > = VIH MIN ;的tRC = tRAS的MAX ; TCK TCK = MIN ; DQ ， DM和DQS输入
每个时钟周期改变两次;地址和控制输入每改变一次
时钟周期
工作电流：
一家银行主动;突发= 2;读取;连拍;地址
和控制输入变化的每时钟周期一次;数据输出的50 ％变化
在每个时钟边沿; CL = 2的DDR200和DDR266A ，CL = 3的DDR333 ; TCK
TCK = MIN ; IOUT = 0毫安
810
最大
1620
最大
2430
mA
1, 4
IDD1
900
1800
2610
mA
1, 3, 4
IDD2P
63
126
252
mA
2, 4
IDD2F
315
630
1260
mA
2, 4
IDD2Q
198
396
792
mA
2, 4
IDD3P
144
288
576
mA
2, 4
IDD3N
405
810
1620
mA
2, 4
IDD4R
855
1710
2520
mA
1, 3, 4
工作电流：
一家银行主动;突发= 2;写;连拍;地址
和控制输入变化的每时钟周期一次;数据输出的50 ％变化
IDD4W
在每个时钟边沿; CL = 2的DDR200和DDR266A ，CL = 3的DDR333 ; TCK
TCK = MIN
IDD5
IDD6
IDD7
自动刷新电流：
的tRC = tRFC MIN ，分布式刷新
自刷新电流：
CKE < = 0.2V ;在外部时钟; TCK TCK = MIN
工作电流：
4银行; 4银行， BL = 4的交织;
请参阅下页详细的测试条件。
945
1890
2700
mA
1, 4
1530
22,5
1890
3060
45
3780
3870
90
4590
mA
mA
mA
1, 4
2, 4
1, 3, 4
1.模块IDD值从组件IDD数据表值计算：
N * IDDx [成分]
对于单一银行模块（ N：每个模块库元件数量）
N * IDDx [成分] + N * IDD3N [成分]
两银行模块（ N：每个模块库元件数量）
2.模块IDD值从组件IDD数据表值计算：
N * IDDx [成分]
对于单一银行模块（ N：每个模块库元件数量）
2 * N * IDDx [成分]
两银行模块（ N：每个模块库元件数量）
3. DQ的输入/输出（ IDDQ ）电流不计入计算：模块IDD值将被测量的不同，这取决于负载条件
4. DRAM元件的电流只有：模块IDD将被测量不同，取决于寄存器和PLL工作电流
为最大值5.测试条件： VDD = 2.7V ，TA = 10℃
在网络连接霓虹灯技术
9
2002-08-16 (0.91)
