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4兆ROM + 1兆比特/ 256千比特SRAM ，ROM / RAM组合
SST30VR041 / SST30VR043
初步规格
TWC
地址
TAW
TCW(2)
OE ＃ / ＃ RAMCS
TAS(3)
WE＃
TDW
高-Z
DATA IN
TWHZ(5)
数据输出
高-Z （ 6 ）
数据有效
拖车
TDH
TWP(1)
TOH
TWR(4)
(7)
(8)
381 ILL F06.0
注：1。写低RAMCS ＃和低WE＃重叠（ TWP）期间出现。写在开始之间的过渡最新
RAMCS ＃变低和WE ＃变低：写在结尾中RAMCS ＃变高了最早的过渡和WE＃变为高电平，
雷公藤多甙是从写的开头写的末端测量。
2. TCW是从RAMCS ＃的后面测量要低到写的末尾。
3. TAS从地址有效到写操作的开始测量。
4. TWR从写入地址变更的末端测量。
5.如果RAMCS ＃ ， WE＃在读模式，在此期间，该I / O引脚的输出低阻抗状态。
的输出的相位相反的输入必须不能应用，因为总线争用可能发生。
6.如果RAMCS ＃变低，同时WE ＃变低或之后WE＃变为低电平时，输出保持高阻态。
7. DOUT为在该写周期中的最新写入的数据相同的相位。
8. DOUT为新地址的读取数据
9. ROMCS ＃ = VIH
图8 ： SRAM W
RITE
C
YCLE
T
即时通信
D
IAGRAM
表8 ：F
UNCTIONAL
D
ESCRIPTION
/T
RUTH
T
ABLE
地址输入
X
2
A
MS3
-A
0
A
MS3
-A
0
只有
MS4
-A
0
有效
只有
MS4
-A
0
有效
1.
2.
3.
4.
ROMCS ＃
H
L
L
H
H
OE ＃ / ＃ RAMCS
1
（引脚32 ）
H
OE ＃ （H ）
OE＃ （L）的
RAMCS ＃ （L）的
RAMCS ＃ （L）的
WE＃
X
X
X
H
L
DQ
7
-DQ
0
Z
Z
D
OUT
D
OUT
D
IN
待机
输出浮动
ROM读取
RAM读
RAM写入
T8.3 381
OE ＃ & ＃ RAMCS共用引脚
X表示不在乎。
对于ROM：
MS
= A
18
对于SST30VR041和SST30VR043
对于RAM：
MS
= A
16
对于SST30VR041 ，A
18
-A
17
必须固定为“L”或“H”的
A
MS
= A
14
对于SST30VR043 ，A
18
-A
15
必须固定为“L”或“H”的
2001硅存储技术公司
S71134-02-000 4/01
381
8
