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莱迪思半导体公司
ispClock5600系列数据手册
性能特点 - PLL
符号
f
REF ，
f
FBK
t
CLOCKHI ，
t
CLOCKLO
t
RINP ，
t
FINP
M
DIV
N
DIV
f
PFD
f
VCO
V
DIV
f
OUT
t
JIT
(cc)
t
JIT
（ PER ）
tφ
t
延迟
DC
ERR
t
PDBYPASS
t
L
PSR
1.
2.
3.
4.
参数
参考和反馈输入
频带
参考和反馈输入
时钟高电平和低电平时间
参考和反馈输入
上升和下降时间
M-分范围
N分频器范围
相位检测器输入频率
范围
2
VCO工作频率
输出分频器范围
输出频率范围
1
条件
分钟。
10
1.25
典型值。
—
—
—
—
—
—
—
—
—
—
45
8
-75
—
0.45
—
—
6
150
15
0.05
马克斯。
320
—
5
32
32
320
640
64
320
160
60
10
225
22.5
0.6
260
300
—
500
50
—
单位
兆赫
ns
ns
测得的在20％和80％的
水平
—
1
1
10
320
兆赫
兆赫
仅仅连整数值
细斜模式，
f
VCO
= 640MHz
粗斜模式，
f
VCO
= 640MHz
1000采样周期
3
10000采样周期
3
7
7
2
10
5
—
—
-375
-37.5
0.3
—
—
—
—
—
—
兆赫
兆赫
ps的（ π-π ）
PS （ RMS）
ps
MUI
6
ns
ps
ps
ns
s
s
PS （ RMS）
毫伏（峰 - 峰值）
输出相邻周期抖动
输出周期抖动
静态相位偏移
PFD输入频率
≥100MHz
PFD输入频率<100MHz
参考时钟输出延迟内部反馈模式
7
输出占空比错误（见
表3为标称值）
4
参考时钟，以输出
传播延迟
PLL锁定时间
电源抑制，期
抖动主场迎战电源噪声
输出类型LVDS ，V
CCO
= 3.3V
5
输出类型3.3V LVCMOS
5
f
OUT
>100兆赫
M = 1 ，V = 2
从电事件
从复位事件
f
IN
= f
OUT
= 100MHz的
VCCA = VCCD = VCCO调制
与100kHz的正弦激励
在PLL旁路模式（ PLL_BYPASS =高） ，产量将下降支持频率为0Hz （分频链是一个完全静态设计） 。
除法器应设置，以便它们提供为10MHz或环路稳定性的信号更大的相位检测器。
f
IN
= f
OUT
= 100兆赫， M = N = 1，V = 6，输出类型的LVPECL 。
以ps变化的占空比来表示。为了获得占空比误差百分比（ ％
ERR
）为一个给定的输出频率（f
OUT
), %
ERR
= 100 x
f
OUT
个直流
ERR 。
5.请参阅图3-5为输出负载。
6.毫单位间隔
7.输入和输出LVPECL模式
10
