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ADSP-21365/6
SPDIF接收器
以下各节描述时间，因为它涉及到SPDIF
接收器。
内部数字PLL模式
在内部数字锁相环模式，内部PLL
（数字PLL）产生512
×
fs的时钟。
表34. SPDIF接收器内部数字PLL模式时序
参数
开关特性
LRCLK延迟SCLK后
t
DFSI
t
HOFSI
LRCLK持有SCLK后
t
DDTI
数据传输延迟SCLK后
t
HDTI
传输数据保持SCLK后
1
t
SCLKIW
发送SCLK宽度
t
CCLK
内核时钟周期
1
初步的技术数据
民
最大
5
单位
ns
ns
ns
ns
ns
ns
–2
5
–2
40
5
SCLK的频率为64× FS其中FS = LRCLK的频率。
DRIVE EDGE
t
SCLKIW
DAI_P20-1
（SCLK）
采样边沿
t
DFSI
t
HOFSI
DAI_P20-1
（ FS ）
t
SFSI
t
HFSI
t
HDTI
DAI_P20-1
（数据通道的A / B）
t
DDTI
图31. SPDIF接收器内部数字PLL模式时序
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2004年9月
