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初步
集成
电路
系统公司
ICS8432-11
700MH
Z
/350MH
Z
, L
OW
P
HASE
N
OISE
,
C
RYSTAL
-
TO
- 3.3V LVPECL F
Characteristic低频
S
YNTHESIZER
nP_LOAD或直至串行事件发生。其结果是， M和
N位可硬连线来设置对M分频器和N分频器输出
到时会自动出现一个特定的默认状态
电。在paral-运行测试时输出为低电平
LEL输入模式。 VCO频率之间的关系，
输入频率和M个除法器的定义如下：
FVCO =值为fXTAL ×M的
M值和M0通过M8所需要的值
表3B所示，可编程VCO频率功能
表。有效的M值的量， PLL将实现锁是
定义为8
≤
M
≤
28.频出的定义如下：
FOUT = FVCO =值为fXTAL ×M的
N
N
发生串行操作时nP_LOAD为高和S_LOAD
为LOW 。该移位寄存器是通过采样S-DATA装
比特与S_CLOCK的上升沿。的内容
移位寄存器被加载到M个除法器和N个输出
从分频器时S_LOAD转换低到高。该
M鸿沟和N分频的输出值被锁存的问题高
到低S_LOAD的过渡。如果S_LOAD保持高电平，数据
在S-DATA输入端被直接传递到M分频器和
N个输出分频器上S_CLOCK的每个上升沿。串行
模式可以被用来编程M和N位测试位
T1和T0 。内部寄存器T0和T1确定的状态
所述测试输出如下：
T1
0
0
1
1
T0
0
1
0
1
测试输出
低
S-DATA ，移位寄存器输入
M个分频器输出
CMOS的F out / 2
F
UNCTIONAL
D
ESCRIPTION
注意：下面的功能描述描述
操作使用25MHz的时钟输入。有效的PLL环路分
对于不同的输入频率值，在输入被定义
频率特性，表5 ，注： 1 。
该ICS8432-11拥有一个完全集成的PLL和there-
前无需外部元件设置循环
带宽。一个差分时钟输入被用作输入到
ICS8432-11 。这个输入被馈送到相位检测器。 25MHz的
时钟输入提供了25MHz的鉴相器的参考频
昆西。 PLL的压控振荡器工作在200MHz的范围内的
达到700MHz 。 M个除法器的输出也被施加到
相位检测器。
相位检测器和M个分频器迫使VCO输出
频率为M倍以调整基准频率
荷兰国际集团VCO控制电压。注意，对于M的一些值
（过高或过低）时，PLL将不实现锁定。该
VCO的输出由除法器之前被发送缩放
每个LVPECL输出缓冲器。分频器提供
50％的输出占空比。
的ICS8432-11支持两个可编程功能
输入模式编程PLL M分频器和N个输出
分频器。两个输入的操作模式是平行的，并
SERIAL 。
Figure1
示出了每种模式的时序图。在
并行模式下， nP_LOAD输入最初为低电平。数据
在输入M0通过M8和N0和N1直接传递
到M分频器和N分频器的输出。在低到高
该nP_LOAD输入的跳变时，数据被锁存，然后
M分频器保持加载直到下一个从高到低的跳变
S
ERIAL
L
OADING
S_CLOCK
S-DATA
S_LOAD
T1
T0
*
零
N1
N0
M8
M7
M6
M5
M4
M3
M2
M1
M0
nP_LOAD
P
ARALLEL
L
OADING
M0 ： M8 ， N0 ： N1
nP_LOAD
M，N
S_LOAD
时间
F
IGURE
1. P
ARALLEL
＆放大器; S
ERIAL
L
OAD
O
PERATIONS
*注意：
8432CY-11
空时隙定时必须遵守。
www.icst.com/products/hiperclocks.html
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REV 。 ê二零零五年五月二十零日
