ZL50030
18.7
相位斜率
数据表
相位斜率或相位对准速度是一个给定的信号变化相对于一个速率
理想的信号。给定的信号通常是输出信号。理想信号是恒定频率的和标称
等于最终输出信号或最终输入信号的值。喜欢的Telcordia许多电信标准
GR- 1244 -CORE状态下的相位斜率可以不超过一定的值，通常为81毫微秒/ 1.327毫秒（61 ）以下。这
可以通过限制相位检测器输出，以61 ppm以下来实现。
当主盘模式时，相位斜率限制器电路实现的最大斜率相
56 PPM或7.0纳秒/ 125我们。当次级主或从模式下操作时，输出边缘跟随输入
根据H.110标准的边缘。
18.8
最大时间间隔误差（ MTIE ）
MTIE为最大峰值到一个给定的定时信号，并在一个理想的定时信号之间的峰值延迟
特定的观察期。
对于DPLL ，最大时间间隔误差为每基准开关小于21纳秒。
18.9
锁相时间
的相位锁定时间是它需要在PLL锁相到输入信号的时间。锁相时发生
输入和输出信号不会在相改变其相对于彼此（不包括抖动） 。
锁定时间是非常难以确定，因为它是受多种因素影响，其中包括：
初始输入到输出的相位差
初始输入到输出的频率差
PLL环路滤波器
PLL限制器
虽然短的相位锁定时间是可取的，它并不总是能够实现由于其它锁相环的要求。
例如，更好的抖动传送性能达到与较低频率环路滤波器，其提高了锁
时间，而是更好（更小）的相位斜率性能（限幅）导致较长的锁定时间。该数字锁相环的环路滤波器和
限幅器进行了优化，以满足Telcordia的GR- 499 -CORE抖动传递和Telcordia GR- 1244 -CORE阶段
调整速度的要求。由此，相位锁定的时间，这是不标准的要求，是小于
50秒。
19.0
该ZL50030的初始化
在上电时， TRST引脚应被拉低，以保证ZL50030是在功能模式。一
外部下拉电阻需要在这个引脚，这样的ZL50030不会在进入JTAG测试模式
电。
上电后，连接存储器的内容可以在任何状态下。该ODE销后应保持低
电时保持所有的串行输出端处于高阻抗状态，直到微处理器已初始化的开关
矩阵。此过程可以防止两个串行输出的同时驱动同流。
在微处理器的初始化程序中，微处理器应编程所需的活动路径
通过开关。该存储器块的编程功能也可用于快速初始化背板和
本地连接的回忆。
当这个过程完成后，微处理器控制的ZL50030可带来ODE脚高
放弃高阻抗状态控制。
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卓联半导体公司
