ZL50030
5.0
本地输入延迟选择
数据表
本地输入延迟选择允许个别地方输入流对齐，并转向对输入框
脉冲（ FRAME_A_io或FRAME_B_io ） 。此功能可补偿在本地接口的变量路径延迟。
这种延迟可能会出现在大型集中式和分布式交换系统。
每一个本地输入流可通过编程使本地输入比特延迟选择具有其自己的位的延迟偏移值
寄存器（ LIDR0到LIDR5 ） 。请参阅表11 ， "Local输入延迟位寄存器（ LIDR0到LIDR5 ） Bits" 39页，为
这些寄存器的内容。可能的位调节范围可以达到+7
3/4
比特周期向前的分辨率
1/4
比特周期。请参阅表12第39页图12第40页上的本地输入延迟编程。
6.0
提高输出选择
该ZL50030允许用户预先个别背板或本地输出流相对于所述框架
边界。这个功能在补偿由各个输出负载可变的输出延迟是有用
条件。每个输出流可以具有由输出前进编程自己的进步值
寄存器。背板输出地位寄存器（ BOAR0到BOAR3 ）用于编程背板
输出的进步。本地输出的进步寄存器（ LOAR0到LOAR1 ）用于编程的地方
输出的进步。本地及背板输出数据流可能调整为22.5纳秒，分辨率
7.5纳秒。进步是独立的输出数据速率。表13第41页图13 ， "Example上
背板输出方面进步Timing"第41页，表14 42页上的图14中， "Local输出
推进Timing" 42页描述输出发展规划的详细信息背板
分别与本地接口。
7.0
本地输出时序注意事项
该ZL50030的本地侧的输出数据被略微提前相对于所述帧和比特边界为
由本地输出时钟和帧脉冲（ ST_FPo0 ， ST_CKo0 ， ST_FPo1 ， ST_CKo1 ）定义。推进
在5纳秒到17纳秒的范围内。尽管如此进步， ZL50030将指定的参数范围内工作
在数据表中，因为输入数据通常是采样的3/4或1/2处的位单元。然而，用户
当引入额外的延迟只有时钟信号（例如，通过胶水将它们应谨慎
逻辑，FPGA或CPLD ），这会引入相对延迟几纳秒到的数据。如果时钟信号是
延迟，数据将被从视接收机设备的点提前。这可以在采样数据导致错误。
使用其中一个3/4采样点被使用的例子，有从取样点大约30纳秒到的所述端
位单元。与最坏情况下的17纳秒进步，定时容限将是大约13毫微秒。任何额外的
应用到本地输出时钟（ ST_CKo0和ST_CKo1 ）延迟不能超过13纳秒减去的保持时间
接收装置。同时适用于时钟和数据同样延迟不会影响设备的运行。
8.0
存储器块编程
该ZL50030块编程模式（BPM）的寄存器中为用户提供了初始化本地的能力和
在两帧背板连接的回忆。第13位 - 每一个背板连接内存位置的15位会
被存储在第6位的编程模式 - 位的BPM寄存器的8 。第13位 - 每一个本地连接的15位
存储器单元将与存储在比特对BPM寄存器的35的图案进行编程。其他位
背板连接存储器和本地存储器连接的位置被装载零。见图
4，用于连接存储内容17页上时，该设备是在块的编程模式。
块编程模式通过将内存块的程序（ MBP ）位的控制寄存器来启用
高。该块编程后使能（ BPE ）的BPM寄存器的位设置为高，块编程数据
将被装入位13至15每一个背板连接存储位置和位13到15每一个地方的
连接的存储单元。其他连接存储位装载零。当存储器块
编程完成后，设备重置BPE位为低。请参阅表10 37页的位分配
BPM的寄存器。
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卓联半导体公司
