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表27 ：引脚说明（续）
针
I / O
功能
以太网传输时钟。 TXCLK是一个连续的时钟，它提供一个定时基准用于传送
从MAC110核心，以太网PHY控制器TXEN和TXD信号。以太网PHY
控制芯片来源TXCLK 。 TXCLK的工作频率时，在工作的25 MHz
100 Mbps和当以10 Mbps的操作2.5兆赫。
以太网传输数据。该QuickMIPS MAC110核心驱动TXD [ 3：0] 。 TXD [ 3：0]的过渡
同步地相对于TXCLK 。对于每个TXCLK期间内TXEN被声明， TXD [ 3：0]
有数据要由以太网PHY控制器芯片被接受。 TXD0是最不显著位。
当TXEN被拉高，忽视呈现在TXD数据[ 3 ： 0 ] 。
以太网发送使能。对TXEN高断言表明MAC110核心展示
半字节上的MII用于传输。该QuickMIPS MAC110核心断言TXEN用的前半
序言并持有TXEN断言，而要发送的所有半字节提交给信息产业部。
TXEN先于以下的帧的最后四位第一TXCLK无效低电平。 TXEN是
关于TXCLK同步转换。
M1_TXCLK/M2_TXCLK
I
M1_TXD [3：0 ] / M2_TXD [3 ：0]的
O
M1_TXEN/M2_TXEN
O
内存控制器接口信号
BLS_n [3 ：0]的
CS_N [7 ：0]的
ADDR [ 23：0]
数据[31：0 ]
OEN_n
SD_CAS_n
SD_CKE [3 ：0]的
SD_CLKIN
SD_CLKOUT
SD_CS_n [3 ：0]的
SD_DQM [3 ：0]的
SD_RAS_n
SD_WE_n
WEN_n
O
O
O
I / O
O
O
O
I
O
O
O
O
O
O
字节使能。这些信号确定了数据总线上的字节的有效性。
芯片选择。这些信号是低电平有效的芯片选择的SRAM 。
内存地址。这24位地址中包含的内存地址。
内存数据。这32位总线包含的存储器中的数据。
SRAM输出使能。 OEN_n是低电平有效的输出使能向外部SRAM 。
SDRAM列地址选通。 SD_CAS_n是低电平有效列地址选通的外部
SDRAM 。
SDRAM输出时钟使能。 SD_CKE [3：0 ]确定下一个时钟是否有效与否。
SDRAM的输入时钟。 SD_CLKIN是外部SDRAM时钟。
SDRAM输出时钟。 SD_CLKOUT是从QuickMIPS芯片到外部的SDRAM时钟。
SDRAM输出芯片选择。 SD_CS_n [3：0 ]分别是低电平有效的芯片选择用于外部的SDRAM 。
SDRAM数据掩码。 SD_DQM [3 ：0]的数据掩码为DATA [ 31：0]
SDRAM行地址选通。 SD_RAS_n是低电平有效的行地址选通的外部
SDRAM 。
SDRAM写使能。 SD_WE_n是低电平有效写使能到的SDRAM 。
SRAM传输方向。 WEN_n表示QuickMIPS芯片和之间是否交易
外部SRAM的读取（ WEN_n高）或写（ WEN_n低） 。
UART接口信号
U1_CTS_n
U1_DCD_n
U1_DSR_n
U1_DTR_n
U1_RI_n
U1_RTS_n
U1_RXD_SIRIN
I
I
I
O
I
O
I
UART1清除发送。有关此信号的低指示外部设备准备好传送数据。
UART1数据载波检测。有关此信号的低表示该数据载体已被检测。
UART1的数据设置就绪。这个信号的低表明调制解调器和数据集准备建立
链接到QuickMIPS UART 。
UART1的数据终端就绪。该QuickMIPS芯片发出这个输出低电平，表示它已准备好
建立外部通信链路。
UART1铃声指示。这种输入是一个低电平有效的振铃指示。
UART1请求发送。该QuickMIPS芯片发出这个信号为低电平，通知外部设备
UART已准备好发送数据。
UART1接收的串行数据/ SIR接收的串行数据。这个输入端接收对任一串行数据
UART或IrDA的块。
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