ATL25系列ASIC
引脚德网络nition
需求
角落里垫仅电源和地保留。所有其他垫是完全可编
竹叶提取作为输入，输出，双向功率，或接地。在实现与3.3V设计
标准缓冲液，垫网的适当数量必须保留对于V
DD
3个引脚，
这是用来分发3.3V电源兼容缓冲器。
设计选项
逻辑综合
爱特梅尔公司可以接受RTL设计的Verilog或VHDL HDL格式。爱特梅尔公司完全支持Synop-
SYS为Verilog或VHDL仿真以及合成。两个HDL格式， Verilog和
VHDL ，爱特梅尔的ASIC设计首选HDL格式的Verilog 。
Atmel公司已成功转换现有的设计从最重要的ASIC供应商爱特梅尔成
ASIC的。这些设计进行了优化的速度和门数和修改，以添加
逻辑和存储器，或复制为引脚对引脚兼容，直接替代。
Atmel公司已成功转换现有的FPGA / PLD的设计来自大部分主要供应商为
爱特梅尔公司ASIC的。有四种主要的原因，从一个FPGA / PLD转换为一个ASIC ：
的高容量器件为单个或组合的设计转化为成本有效的。
性能通常可以用于速度或低功耗的优化。
几个FPGA /可编程逻辑器件可被组合到单个芯片上，以减少成本，同时减少
上电路板空间要求。
在情况下的FPGA / PLD用于快速循环时间的原型，一个ASIC可
为长期批量生产成本更低的答案。
ASIC设计
翻译
FPGA和PLD
转换
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1414C–ASIC-08/02
