ATL25系列ASIC
设计
爱特梅尔支持设计完整的单元库的几个主要的软件系统，以及
作为公用事业的网表验证，测试向量的验证和准确的模拟延迟
表2中。
设计系统的支持
系统
韵律
设计
系统公司
工具
作品
- 原理图和布局
NC的Verilog
- Verilog仿真
珍珠
- 静态路径
的Verilog- XL
- Verilog仿真
BUILDGATES
- 综合（境界）
的ModelSim
- Verilog和VHDL （ VITAL ）模拟器
莱昂纳多谱
- 逻辑综合
设计编译器
- 综合
DFT编译器 - 1 - Pass测试合成
BSD编译器 - 边界扫描合成
TetraMAX
- 自动测试向量生成
黄金时段
- 静态路径
VCS
- Verilog仿真
平面图经理
德彪西
第一次遇到
VERSION
4.46
3.3-s008
4.3-s095
3.3-s006
4.0-p003
5.5e
2001.1d
01.01-SP1
01.08-SP1
01.08-SP1
01.08
01.08-SP1
5.2
01.08-SP1
5.1
v2001.2.3
导师
图像
新思科技
诺瓦斯
软件公司
硅
透视
爱特梅尔公司ASIC设计流程的结构，使设计人员能够整合的最大num-
系统组件的BER到同一个硅芯片上，采用广泛使用的第三方设计
工具。 Atmel的单元库反映过温，欠压的极端表现硅
和方法，以及包括金属负载量，层间电容和边缘上升产生的影响
时间和下降时间。设计流程包括时钟树综合，以客户指定的偏移和
潜伏期的目标。 RC提取对最终设计数据库中执行，并纳入
的时序分析。
在ASIC设计流程中，第4页上显示，提供了典型的交互的图形描述
Atmel公司的设计人员和客户之间的重刑。爱特梅尔将提供设计套件支持
客户的综合，验证，布局规划和扫描插入的活动。 Leading-
从厂商如Synopsys和Cadence公司先进的工具在我们的设计完全支持
流动。在嵌入式阵列设计的情况下， Atmel将进行设计审查与
客户定义的嵌入式阵列的分区的ASIC和定义的位置的
存储器块和/或型芯，以便可以创建底层布局模型。
以下数据库验收，自动测试模式生成（ ATPG ）执行，如果
需要使用Synopsys的工具扫描路径;设计被路由;和布线后的RC数据是
提取。布线后的验证和最终设计评审后，设计流片出来
捏造。
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1414C–ASIC-08/02
