飞利浦半导体
产品speci fi cation
增强型视频输入处理器（ EVIP ）
SAA7111A
手册，全页宽
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1
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5
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8
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(22)
(2)
输入CVBS
HREF
VRLN = 1
(3)
VREF
VRLN = 0
(3)
VREF
520 ×2 / LLC
VS
RTS0 （ ODD ）
(1)
（一）第一场
259
(262)
输入CVBS
HREF
260
(263)
261
(264)
262
(265)
263
(266)
264
(267)
265
(268)
266
(269)
267
(270)
268
(271)
269
(272)
270
(273)
271
(274)
280
(283)
281
(284)
282
(285)
(2)
VRLN = 1
(3)
VREF
VRLN = 0
(3)
VREF
81 ×2 / LLC
VS
RTS0 （ ODD ）
(1)
（二）第二场
MGG070
（ 1 ）奇通过我切换到输出RTS0
2
C总线位RTSE0 = 0 。
（2）括号中的行数是指CCIR线数量。
（3 ）附加VREF的位置可以通过I来实现
2
C总线位VCTR1和VCTR0 （见图9 ） 。
的峰值亮度和色度陷阱VREF时被绕过= 0 ，如果我
2
C总线位VBLB被设置为逻辑1 。
色度延迟线（色度梳状滤波器用于NTSC ，相位误差校正对PAL ）V REF = 0时被禁用。
60赫兹图25垂直时序图[额定输入信号VNL在正常模式（ VNOI = 00B ）。
1998年5月15日
33
