飞利浦半导体
产品speci fi cation
增强型视频输入处理器（ EVIP ）
SAA7111A
手册，全页宽
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1
2
3
4
5
6
7
8
22
23
输入CVBS
HREF
VREF
VRLN = 1
(2)
VREF
VRLN = 0
(2)
535 ×2 / LLC
VS
RTS0 （ ODD ）
(1)
（一）第一场
310
输入CVBS
HREF
311
312
313
314
315
316
317
318
319
320
335
336
337
VREF
VREF
VRLN = 1
(2)
VRLN = 0
(2)
77 ×2 / LLC
VS
RTS0 （ ODD ）
(1)
（二）第二场
MGG069
（ 1 ）奇通过我切换到输出RTS0
2
C总线位RTSE0 = 0 。
（2 ）附加VREF的位置可以通过I来实现
2
C-位VCTR1和VCTR0 （见图9 ） 。
的峰值亮度和色度陷阱VREF时被绕过= 0 ，如果我
2
C总线位VBLB被设置为逻辑1 。
色度延迟线（色度梳状滤波器用于NTSC ，相位误差校正对PAL ）V REF = 0时被禁用。
50赫兹图24垂直时序图[额定输入信号VNL在正常模式（ VNOI = 00B ）。
1998年5月15日
32
