加速器系列FPGA - ACT 3家
在S -模块包含一个全面实施的C-模块加上可清除时序元件的那
可以实现闭锁或触发器的功能。因此，在S-模块也可以实现任何功能
由C -模块来实现。这样复杂的组合顺序功能是
无延迟处罚实施。设计师系列开发，系统会自动
结合任何C -模块宏找到的S模块的宏成S模块中，从而释放了一个逻辑
模块和消除模块的延迟。
清输入CLR从布线通道访问。此外，该时钟输入可以连接
以三个时钟网络之一： CLKA ， CLKB ，或HCLK 。在C-模块和S模块的功能
描述显示在
图2-2
和
图2-3第2-2页。
时钟选择由确定的
在时钟输入到S模块的多路选择。
I / O的
I / O模块
I / O模块提供的阵列和I / O焊盘驱动程序之间的接口。 I / O模块都位于
阵列和访问以类似的方式在布线通道到逻辑模块。在I / O模块
示意图示于图4中的信号DATAIN和DATAOUT连接到I / O焊盘的驱动程序。
D
0
MUX
1
D
Q
0
MUX
1
DATAOUT
ODE
CLR / PRE
S0
Y
0
S1
1
MUX 2
3
Q
D
1
MUX
0
DATAIN
CLR / PRE
IOPCL
IOCLK
图2-4
对于I / O模块功能框图
每个I / O模块包含两个D型触发器。每个触发器被连接到专用的I / O时钟
（ IOCLK ） 。每个触发器可通过不连续的I / O被绕过。另外，每个触发器包含一个数据
使能够从布线通道的（ODE和IDE ）来访问输入。异步
预设/清除输入由专门的预设/清除网络（ IOPCL ）驱动。预先设定的或明确的可
通过I / O模块为基础的I / O模块上单独选择。
修订版3
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