ADV601
测试条件
图23显示的测试条件电压基准和设备
加载信息。这些测试条件考虑输出
as
残
当输出停止驱动，去从
测得的高或低电压到高阻抗状态。试验
测量输出禁止时间（t
关闭
），为之间的时间
参考输入信号交叉1.5 V和时间的
输入&输出电压/定时参考
V
IH
1.5V
输出达到高阻抗状态（也+ 1.5V ） 。西米
larly ，这些测试条件考虑为输出
启用
当
的输出离开高阻抗状态，并开始驱动
测得的高或低的电压。测试测量输出使能时间
(t
启用
）作为参考输入信号交叉之间的时间
+ 1.5V ，而输出达到较高的测量时间
或低电压。
设备载入其交流测量
I
OL
输入
参考
信号
V
IL
t
残
V
OH
产量
信号
V
OL
1.5V
t
启用
TO
产量
针
2pF
+1.5V
I
OH
图23.测试条件电压基准和装载设备
时序参数
本节包含了ADV601信号的定时信息。对以下项目时序描述出现在该
部分：
时钟信号的时序
视频数据传输时序（ CCIR - 656 ，灰度/飞利浦和复用飞利浦格式）
主机数据传输时序（直接寄存器读/写访问）
DSP的数据传输（串行数据传输）
时钟信号的时序
本节中的图显示了对于VCLK的输入和VCLKO输出定时。所有的输出值假设一个最大销
装载50 pF的。
表XX 。视频时钟周期，频率，漂移和抖动
视频格式
CCIR -601 PAL
正方形像素PAL
CCIR -601 NTSC
方形像素NTSC
闵VCLK_CYC
期
35.2纳秒
32.2纳秒
35.2纳秒
38.7纳秒
标称VCLK_CYC
周期（频率）
37纳秒（ 27兆赫）
33.89纳秒（ 29.5兆赫）
37纳秒（ 27兆赫）
40.75纳秒（ 24.54兆赫）
最大VCLK_CYC
期
1, 2
38.9纳秒
35.5纳秒
38.9纳秒
42.7纳秒
笔记
1
VCLK周期漂移=
±
0.1 （ VCLK_CYC /场。
2
VCLK的边缘到边缘的抖动= 1纳秒。
表XXI 。视频时钟占空比
民
VCLK占空比
1
记
1
VCLK职务Cyle = T
VCLK_HI
/(t
VCLK_LO
)
×
100.
公称
(50%)
最大
(60%)
(40%)
表XXII 。视频时钟时序参数
参数
t
VCLK_CYC
t
VCLKO_D0
t
VCLKO_D1
描述
VCLK信号，周期时间（ 1 /频率） ，在27兆赫
VCLKO信号，延迟（当VCLK2 = 0），在27兆赫
VCLKO信号，延迟（当VCLK2 = 1），在27兆赫
民
最大
单位
ns
ns
（见视频时钟周期表）
10
29
10
29
第0版
–37–
