数据表
表5.数字逻辑电平规格
参数
CMOS输入逻辑电平
V
IN
逻辑高
V
IN
逻辑高
V
IN
逻辑高
V
IN
逻辑低
V
IN
逻辑低
V
IN
逻辑低
CMOS输出逻辑电平
V
OUT
逻辑高
V
OUT
逻辑高
V
OUT
逻辑高
V
OUT
逻辑低
V
OUT
逻辑低
V
OUT
逻辑低
DAC时钟输入
差分峰 - 峰值电压
占空比
压摆率
直接时钟
时钟速率
DLL启用
时钟速率
串行外设接口
最大时钟速率
最小脉冲宽度高（T
高
)
最小脉冲宽度低（T
低
)
建立时间， SDIO （数据输入） ，以SCLK （T
DS
)
保持时间， SDI到SCLK （T
DH
)
数据有效， SDIO （数据输出） ，以SCLK （T
DV
)
建立时间， CS到SCLK （T
S
)
条件
DRVDD = 1.8 V
DRVDD = 2.5 V
DRVDD = 3.3 V
DRVDD = 1.8 V
DRVDD = 2.5 V
DRVDD = 3.3 V
DRVDD = 1.8 V
DRVDD = 2.5 V
DRVDD = 3.3 V
DRVDD = 1.8 V
DRVDD = 2.5 V
DRVDD = 3.3 V
民
1.2
1.7
2.0
典型值
AD9961/AD9963
最大
单位
V
V
V
V
V
V
V
V
V
V
V
V
mV的P-P差异
%
V / ns的
兆赫
%
兆赫
兆赫
ns
ns
ns
ns
ns
ns
0.5
0.7
0.8
1.35
2.05
2.4
0.4
0.4
0.4
200
45
0.1
400
CLK33V
55
CLKP / CLKN输入
DLL延迟线输出
0.1
100
50
10
10
5.0
5.0
200
310
5.0
5.0
版本A |第60页第7
