AD9142
时钟发生器的延迟差异
时钟生成电路的状态机是另一
来源潜伏期变化;这种类型的延时变化的结果
从静态分频器的固有相位不确定性。
的分频时钟可以是高或低时的上升沿
输入时钟，除非特别强制为一个已知的状态。这
也就是说，只要有内插（当慢时钟
需要在内部通过分频来DACCLK生成） ，
有在DAC的固有延时变化。图63是一个
例如，在2倍插值这种延迟的变化。有
两相的可能性在DACCLK / 2的时钟。该DACCLK / 2
时钟用于从FIFO中读取的数据，并驱动所述插补
LATION过滤器。其中，无论时钟沿被用来驱动
数字电路中，有一个DAC时钟周期之间的延迟
情况1和情况2 （参见图62）。因为电源接通状态
随意落在这两种情况之一，相位不确定性
除法器显示为两个DAC输出之间的变化的偏差。
数据表
校正系统歪斜
一般地，假设输入数据和其中的DCI
多个器件以及彼此对准。根据不同的
系统设计中，数据和DCI被输入到每个DAC可以
从各个FPGA或ASIC起源。如果没有同步
的数据源，其中一个数据源的输出可偏斜
从另一个。多个数据之间的对准
消息来源还可以温度漂移。
图64显示了具有两个2通道发送器的一个例子
数据源和两个两个DAC 。恒定但未知相
偏移出现在DAC装置的输出端之间，即使
该DAC并没有引进任何延迟的变化。该
在多设备同步
AD9142
可用于
歪斜补偿由于数据源的由未对准
通过两个复位FIFO的双方独立地
外部参考时钟：在框架和同步时钟。偏移
两个数据源之间，然后由FIFO的吸收和
在DAC时钟产生模块。有关详细信息，
使用多设备同步功能，指的是
同步实施部分。
DCI
FRAME
16位数据
DAC
HB1
HB2
HB3
DACCLK
数据
根
MATCH SYNC线对所有数据GEN
DCI
FRAME
16位数据
DCI
FRAME
16位数据
DAC
DAC
DACCLK/2
（情况1）
DACCLK/2
（案例2 ）
10930-067
数据
根
延迟差异= 1 DACCLK周期
DCI
FRAME
16位数据
DAC
图63.延时变化的2倍插值的时钟发生器
2
4
同步时钟
数据倾斜
10930-068
主
参考时钟
图64. DAC输出偏斜，从歪斜的输入数据和DCI
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