数据表
同步实施
该
AD9142
让用户选择上升或下降
DAC时钟的边缘来采样时钟同步，这使得它
容易满足定时要求。同步时钟，女
SYNC
,
应该是1/8 ×F
数据
或者通过作为一个一个因子为2n ，正慢
整数（ 1，2， 3，...） 。需要注意的是如何缓慢的限制
同步时钟可以是由于同步的交流耦合性质
时钟接收器。选择交流耦合的适当值
电容，以确保信号的摆幅满足数据片
说明书中，如表2中列出。
帧时钟复位FIFO的多
AD9142
设备。
框架可以是1次或连续时钟。在这两种
情况下，帧的脉冲宽度必须大于1的DCI更长
周期中字模式和字节模式的两种DCI周期。
当该帧是一个连续的时钟中，f
FRAME
应在1/8 ×
f
数据
或通过一个因子为2n ，正慢是整数（ 1，2， 3，...） 。
表20列出了该帧时钟的各种要求
条件。
表20.帧时钟速度和脉冲宽度要求
同步时钟
单次
连续
1
AD9142
同步过程的PLL关闭
1.
2.
配置DAC插值模式，如果是NCO
二手， FTW配置士官。
按程序设置DAC数据接口
在数据接口部分概述和验证
DLL被锁定。
选择在FRAME_RESET_MODE适当的模式。
一。如果NCO不使用，选择FIFO只有模式。
B 。如果NCO基的情况下，它必须是同步的。 FIFO和
NCO的模式就可以使用。
寄存器0x22符号配置第2位连续或单次
复位模式。一杆复位模式建议。
确保DACCLK ， DCI ，以及所有的同步时钟
AD9142
设备运行稳定。
通过写1使能同步引擎注册为0x21 [ 0 ] 。
发送有效帧脉冲（县）所有的
AD9142
设备。
确认已收到由每个设备的帧脉冲由
回读寄存器0x22符号[3]。所有的回读值是1 。
在这一点上，该装置应该是同步的。
3.
4.
5.
6.
7.
8.
最大
速度
不适用
1
f
数据
/8
同步过程的PLL开启
需要注意的是，因为同步时钟和PLL参考时钟份额
相同的时钟和最大同步时钟速率为f
数据
/ 8，
相同的限制也适用于参考时钟。因此，只
2 ×插值支持与PLL的同步。
1.
2.
3.
根据在时钟的程序设置PLL
乘法部分，并确保在PLL被锁定。
配置DAC插值模式，如果是NCO
二手， FTW配置士官。
按程序设置DAC数据接口
在数据接口部分，并确认该DLL
锁定。
选择在FRAME_RESET_MODE适当的模式。
一。如果NCO不使用，选择FIFO唯一模式。
B 。如果NCO基的情况下，它必须是同步的。 FIFO和
NCO的模式就可以使用。
寄存器0x22符号配置第2位连续或单次
复位模式。一杆复位模式建议。
确保DACCLK ， DCI ，以及所有的同步时钟
AD9142
设备正在运行。
通过写1使能同步引擎注册为0x21 [ 0 ] 。
发送有效帧脉冲（县）所有的
AD9142
设备。
确认已收到由每个设备的帧脉冲由
回读寄存器0x22符号[3]。所有的回读值是1 。
在这一点上，该装置应该是同步的。
最小脉冲宽度
对于单次和连续
同步时钟，文字模式= 1 DCI
周期和字节模式= 2 DCI周期。
N / A表示不适用。
同步操作
当一个应用程序的同步精度比2更宽松的
DAC时钟周期，建议关闭同步的
nization机因为有不需要额外的步骤，
比普通启动程序顺序等。
对于需要更精细的比双DAC时钟周期的应用
同步精度，所以建议在该过程
同步过程的PLL关闭或同步
程序PLL在部分遵循建立系统
和配置的设备。有关的详细信息
在同步计划的细节
AD9142
并使用
同步功能来校正系统倾斜和漂移，
看到DAC延迟和系统歪斜部分。
4.
5.
6.
7.
8.
9.
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