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AD9142
多设备同步和固定时延的
对于DAC引入流水线延时的给系统的变体。
的等待时间的偏差会导致一个DAC的输出的相位来改变
从加电到上电。因此，从输出
不同的DAC设备可以不完全一致，即使
完全一致的时钟和数字输入。之间的偏移
多个DAC输出变化从上电到上电。
在应用中，例如发送分集或数字预
失真，其中，确定性延迟是期望的，所述变异
流水线延迟必须被最小化。确定
本文件中的延迟被定义为从一个固定的时间延迟
从电源接通时的数字输入到模拟输出中的DAC
到上电。多个DAC设备被认为同步
彼此当在这个组中的每个DAC都具有相同的
恒潜伏期从加电到上电。三个条件
必须在所有这些之前的现成的同步装置的是相同的
设备被认为是同步的：
DAC的内部时钟的相位
FIFO的水平
输入数据的排列
数据表
进一步降低了延时变化
对于需要更精细的同步精度的应用
（ DAC延迟变化< 2 DAC时钟周期）时，
AD9142
有
为实现多台设备的规定同步到
彼此在同一个DAC时钟周期。
为了进一步减少在DAC的延迟变化，该
同步机需要对两个被接通
外部时钟（帧和同步）需要在生成的
系统馈送到所有的DAC器件。
建立和保持时间的要求
同步时钟（F
SYNC
）作为在系统中的基准时钟
重置在多个时钟生成电路
AD9142
器件
同时。在DAC中，同步时钟由采样
DACCLK生成参考点用于对准的内
时钟，所以有建立和保持时间之间的定时要求
同步时钟和DAC时钟。
如果用户采用了连续的帧复位模式，也就是说，在
FIFO和同步引擎定期复位，定时要求
同步时钟和DAC时钟之间必须满足。
否则，该设备可以失去锁定和腐败的输出。在
一拍框复位模式，但仍建议，这
定时得到满足的时候，当该同步程序被运行，因为
不符合的时间可以降低同步调整
准确性由一个DAC周期，如表19所示。
谁想要在一个单次同步设备的用户
的方式，并继续监视同步状态，
该
AD9142
提供了一种同步的监控模式。它提供了一个
连续同步和帧时钟同步后的部分
并忽略时钟周期后的第一个有效帧脉冲是
检测到。在这种方式中，用户可以监视同步状态
没有定期重新同步的设备;搞的
同步监控模式，设置寄存器0x22符号[ 1 ： 0 ] （ FRAME_RESET_
模式）为11b 。
表19.同步时钟和DAC时钟建立和保持时间
下降沿同步时序（默认）
t
S
（纳秒）
t
H
（纳秒）
|t
S
+ t
H
| （ NS ）
最大
246
11
235
单位
ps
ps
ps
非常小，内部延时变化
的创新架构
AD9142
最大限度地减少了
固有的延迟变化。在最坏情况下的变化
AD9142
是2的DAC时钟周期。例如，在一个的情况下
1.5GHz的采样率，该变化是根据任何小于1.4纳秒
情景。因此，在不打开该同步
发动机，从多个DAC输出
AD9142
设备
保证在两个DAC时钟周期对齐，而不管
的DCI和DACCLK之间的定时。无需额外的
时钟被要求达到这一精度。用户必须重新设置
通过SPI的FIFO中的每个DAC器件在启动。
因此，该
AD9142
能够减少系统的复杂性
设计多通道传输的应用。
注意，在设计中，DCI信号的对准。 DCI在
用作一个基准
AD9142
设计以对齐FIFO和
的多个部分的内部时钟的相位。在实现
DAC输出对齐取决于的DCI有多好是
在每个装置的输入对齐。下面的等式是
在最坏情况下的DAC输出的对准精度的表达
DCI不匹配的情况下。
t
SK （OUT）
=
t
SK （DCI）
+ 2/f
DAC
其中：
t
SK （OUT）
是从输出的DAC之间的最坏情况歪斜
两
AD9142
设备。
t
SK （DCI）
是的的DCI输入2的DCI之间的偏差
两
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设备。
f
DAC
是DACCLK频率。
所述的DCI的更好的对准，较小的整体
2 DAC输出之间的偏移。
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