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数据表
电源和基准电压源
该
AD1939
是专为3.3 V电源。独立的电源
被提供给模拟和数字部分的电源引脚。
为了减小噪声，这些引脚应被绕过
放置在尽可能靠近相应的引脚为100 nF的陶瓷贴片电容
可能。的大容量铝电解电容器至少
也应设置在印刷电路板的同一22μF
编解码器。对于关键应用，提高性能
与用于模拟和数字部分分开用品获得。
如果这是不可能的，所以建议在模拟和
数字电源通过串联的铁氧体磁珠来隔离
每个供应。重要的是，模拟电源是如
干净越好。
该
AD1939
包括一个3.3 V稳压器驱动程序，只需要
外部调整管和旁路电容来使5 V
3.3 V稳压器。如果不使用调节器的驱动程序，连接
VSUPPLY ， VDRIVE和VSENSE至DGND 。
所有数字输入与TTL和CMOS电平兼容。
所有的输出与3.3 V DVDD电源驱动，并
与TTL和3.3V CMOS电平兼容。
ADC和DAC内部参考电压（V
REF
）被带到
列于FILTR和应绕过尽可能接近的
芯片的10 μF和100 nF的并联组合。任何
吸入外部电流应限制在小于50微安。
内部参考所用的PLL和时钟被禁用
控制寄存器1和FILTR可以从外部驱动
源。这可用于按比例缩放DAC输出到限幅
根据它的供电电压的功率放大器的电平。
ADC输入增益成反比而变化。总增益
从ADC输入到DAC输出保持不变。
在CM引脚是内部共模参考。它应该
被绕过尽可能靠近芯片，具有平行
结合47 μF和100 nF的。这个电压可用于
偏压外部运算放大器的输入端的共模电压的
和输出信号引脚。输出电流应限制在
小于0.5电流源和2毫安水槽。
LRCLK
256 BCLKs
BCLK
32 BCLKs
插槽1
左1
插槽2
右1
插槽3
左2
插槽4
右2
插槽5
左3
槽6
右3
AD1939
根据DBCLK和DLRCLK的极性是可编程的，
该DAC控制寄存器1 。 ADC的串行格式和串行
根据ADC控制1时钟极性是可编程
注册。两个DAC和ADC的串行接口进行编程，以
成为总线主控器根据DAC控制寄存器1
和ADC控制寄存器2 。默认情况下， ADC和DAC
串行端口处于从模式。
时分多路复用（TDM）模式
该
AD1939
串行端口也有几种不同的TDM串行
数据模式。第一个也是最常用的配置
示于图12和图13在图12中，ADC
串行端口输出由四个芯片上的一个数据流
其次是4个未使用的插槽的ADC 。在图13中， 8导通
芯片DAC数据时隙被封装进一个TDM流。在这
模式下， DBCLK和ABCLK 256 F
S
.
LRCLK
256 BCLKs
BCLK
32 BCLKs
插槽1
左1
插槽2
右1
插槽3
左2
插槽4
右2
插槽5
槽6
插槽7
8槽
数据
LRCLK
BCLK
最高位
MSB–1
MSB–2
数据
06071-016
图12. ADC TDM （ 8通道I
2
S模式）
数据
插槽7
左4
8槽
右4
LRCLK
BCLK
最高位
MSB–1
MSB–2
数据
06071-017
图13. DAC TDM （ 8通道I
2
S模式）
的串行端口的I / O引脚，根据所定义的
中选择的串行模式。供的详细描述
功能TDM和AUX模式中每个引脚的，见表12 。
该
AD1939
使系统具有超过8个DAC通道
可以很容易地通过使用一个辅助串行数据端口的配置。
DAC的TDM为AUX模式示于图14.在这种模式下，
在AUX通道TDM数据流的最后四个时隙。
这些时隙被提取并输出到AUX串行端口。它
应当指出的是，由于高DBCLK频率，此模式
仅在48千赫/ 44.1千赫/ 32 kHz的采样率。
该
AD1939
还允许系统配置与以上
4 ADC通道，如图15（使用8个ADC）和
图16 （使用16位ADC ） 。再次，由于高ABCLK频
昆西，这种模式仅在48千赫/ 44.1千赫/ 32千赫
采样率。
串行数据端口，数据格式
在8个DAC通道使用一个共同的串行位时钟（ DBCLK ）
和一个共同的左 - 右帧时钟（ DLRCLK ）在串行
数据端口。四个ADC通道使用一个通用串行位
时钟（ ABCLK ）与左右帧时钟（ ALRCLK ）在
串行数据端口。时钟信号都同步于
采样率。正常的立体声串行模式示于
图23 。
ADC和DAC的串行数据模式默认为I S的端口
也可以编程为左对齐，右对齐，并
TDM模式。字宽度为24位的默认和可
编程为16或20位。该DAC的串行格式
可编程根据DAC控制0寄存器。该
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