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AD1939
主时钟。此外，它是特别重要的是
时钟信号不是通过一个FPGA ， CPLD ，或其他大型
数字芯片（如DSP ）被施加到前
AD1939.
在大多数情况下，这导致了时钟抖动因
共享与其他常见的电源和接地连接
无关的数字输出信号。当PLL被使用时，抖动
对参考时钟进行上述一定的频率衰减
根据环路滤波器。
数据表
对于没有串口的控制操作;独立配置在
通过连接CIN ， CCLK和CLATCH地复位。在
独立模式下，所有的寄存器被设置为默认，除
内部MCLK启用，它被设置为1，该ADC ， ABCLK ，并
ALRCLK时钟端口通过连接设置的主/从
COUT引脚要么DVDD或地面。独立模式
仅支持立体声模式与I2S数据格式和256 F
S
MCLK率。请参考表11的详细信息。如果CIN ， CCLK和
CLATCH不接地，
AD1939
SPI端口处于激活状态。这是
推荐使用上CLATCHin弱上拉电阻
应用程序有一个微控制器。这种上拉电阻
确保了
AD1939
识别的存在下
微控制器。
的SPI控制接口
AD1939
是一个4线串行控制
端口。的格式是类似的摩托罗拉的SPI格式除外
所述输入数据字是24位宽。串行位时钟和
锁存器可以是完全异步的采样率
ADC和DAC 。图11示出的SPI信号的格式。
第一个字节是一个读/写位全局地址。对于
AD1939,
地址是0×04 ，左移一个位，由于在R / W
位。第二个字节是
AD1939
注册地址及
第三个字节的数据。
复位和掉电
RST引脚的功能将所有控制寄存器进入
默认设置。为了避免持久性有机污染物，复位不掉电的
模拟输出。后RST被拉高和PLL获得
锁定状态下，初始化内部的例程运行
AD1939.
这个初始化持续约256主
时钟周期。
在PLL和时钟控制0 ， DAC掉电位
控制1和ADC控制寄存器1断电
各个部分。所有其它寄存器的设置将被保留。对
保证正确启动时， RST引脚应拉低
外部电阻。
串行控制端口
该
AD1939
有一个SPI控制接口，它允许编程
和读回的内部控制寄存器ADC的，
DAC和时钟系统。独立模式也可
表11.独立模式选择
ADC时钟
SLAVE
主
CIN
0
0
COUT
0
1
CCLK
0
0
CLATCH
0
0
t
CLS
CLATCH
t
CCP
t
CCH
t
CCL
t
CLH
t
COTS
CCLK
t
CDS
t
鼎晖
CIN
D23
D22
D9
D8
D0
COUT
t
COE
t
鳕鱼
D9
D8
D0
06071-010
图11.格式的SPI信号
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