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ADAU1442/ADAU1445/ADAU1446
PLL环路滤波器
PLL环路滤波器应该被连接到PLL_FILT销。这
滤波器，在图11中所示，包括三个无源组件 -
两个电容器和一个电阻器。这些成分的值
不需要是精确的;公差可以为至多10％
电阻器和每个电容器高达20％ 。显示的3.3 V信号
在原理可以连接到PVDD供应的芯片。
PVDD
主时钟和PLL模式和设置
DSP内核速率选择寄存器（地址0xE220 ）
芯的起始脉冲启动铁心的动作和
确定的核心内处理的信号的采样率。
该脉冲可以从三个中的一个内部生成的起源
f
S
信号（F
S，师大
, f
S双
，或f
S， QUAD
） ， 12个串行输入的F 1
S
信号（与串行输入端口相关联的LRCLK信号） ，
12串行输出F一
S
信号（一个LRCLK信号相关
带有串行输出端口） ，或LRCLK从S / PDIF回收
接收器输入。
设置DSP内核速率选择寄存器的值设置速度
DSP内核的（见表12）。默认情况下，信号处理
核心是在正常的DSP核率;因此，芯
时钟是3584 ×F
S，师大
。在一个系统中处理信号
芯的双速率，起始脉冲应设置为内部
产生的双速率，核心时钟是1792 ×F
S双
。对于
在核心处的四速率，启动系统中处理信号
脉冲应被设置为内部产生的四元速率，并
核心频率为896 ×F
S， QUAD
.
1.5k
1.8nF
33nF
PLL_FILT
图11. PLL环路滤波器
使用ADAU1442 / ADAU1445 / ADAU1446
随着时钟大师
输出从ADAU1442 / ADAU1445主时钟/
ADAU1446到系统中的其他芯片， CLKOUT引脚是
使用。设置该时钟信号，所述CLKMODEx的频率
引脚必须设置（见表10） 。
表10. CLKOUT模式
CLKOUT信号
残
缓冲振荡器
256 × f
S，师大
512 × f
S，师大
CLKMODE1
0
0
1
1
CLKMODE0
0
1
0
1
07696-011
ADAU1442/
ADAU1445/
ADAU1446
主时钟使能开关寄存器（地址0xE280 ）
为节电的目的，在芯片的不同部分可以是
接通和断开。设置中的相应位为0将禁用
相应的子系统，并设置该位为1使
子系统。这是应该后设置的第一寄存器
设备上电并完成其初始化。如果不
设置该寄存器可能会影响未来的寄存器写入。
表11.位寄存器0xE280的说明
位的位置
[15:9]
8
7
6
5
4
3
2
1
0
1
2
描述
1
版权所有
使MCLK为辅助的ADC
使MCLK与S / PDIF发射器
使MCLK为S / PDIF接收器
使MCLK到DSP内核
使MCLK到立体声ASRC [ 7 ： 4 ]
2
使MCLK到立体声ASRC [ 3 ： 0 ]
2
使MCLK串行输出
使MCLK串行输入
使MCLK以灵活的音频路由
矩阵（ FARM ）
默认
0
0
0
0
0
0
0
0
0
0 =禁用，1 =启用。
更多信息请参见灵活的音频路由矩阵，输入侧部分。
版本C |第23页92
