数据表
当使用同步的分隔位，用户首先集，然后
清除该位。同步事件是清算
操作（即，逻辑1的位的逻辑0的跳变） 。
除法器都自动同步到彼此
当PLL2已准备就绪。分频器支持可编程的相位
从0到63的步骤偏移，在输入时钟的半周期（对于
例如， VCO分频器输出时钟）。的相位偏移量是
通过预先设定的分隔掺入的第一输出
每个分频器的时钟周期。相位偏移SUP-移植只
编程的初始阶段和分频值，然后发出一个
如果同步到分布（在启动时自动或手动
需要的话） 。
当使用SYNC引脚（引脚17 ），有11 VCO分频器
输出管路的延迟加上从一个周期的时钟的
上升沿同步的边缘到时钟输出。有至少一个
因为SYNC的不确定性额外的VCO分频器期
信号与VCO分频器输出是异步的。
DIVIDE
相
分频器
SYNC
AD9523
在正常操作中，相位偏移已经编程
通过对EEPROM的SPI / I
2
在AD9523前的C口
开始提供输出。虽然用户不能调整
而除法器处于工作状态，因此能够相偏移
调整所有的输出的相位在一起而不供电
下PLL1和PLL2 。这是通过编程来实现
新的相位偏移，使用位[7： 2]在寄存器0x192 （见
表51 ），然后通过使用发出一个除同步信号
SYNC引脚或同步分频器位（寄存器0x232的位0） 。所有
未编程忽略同步输出被禁止
暂时而同步活跃。需要注意的是，如果一个输出用于
对于零延迟路径，它也瞬间消失。不过，
这是可取的，因为它确保所有的同步输出
有相对于该零确定性的相位关系
延迟输出，因此也相对于输入。
的OUTx
OUT
司机
的OUTx
VCO输出分频器
扇出
SYNC （引脚17 ）
SYNC DIVIDERS位
SYNC
08439-025
图27.时钟输出同步框图
SYNC
VCO分频器输出时钟
除数= 2 ， PHASE = 0
除数= 2 ， PHASE = 6
6 × 0.5 PERIODS
图28.时钟输出同步时序图
版本C | 60页25
08439-026
控制
