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K4N26323AE-GC
128M GDDR2 SDRAM
突发读取操作，后跟预充电： RL = 8 （ AL = 1 ， CL = 7 ，T
RP
=8)
0
CK ， CK
3
7
8
9
10
11
12
13
CMD
中科院发布
读了
一个预充电
NOP
NOP
NOP
NOP
银行
激活
NOP
NOP
的DQ
> = T
RP
RL = 8
DQ的
DOUTA
0
DOUTA
1
DOUTA
2
DOUTA
3
突发写其次是预充电
对于写周期，延迟必须从完成最后一个脉冲串写周期，直到预充电命令纳
能够被发出。此延迟被称为写入恢复时间（t
WR
从完成的突发写入到）引用
预充电命令。无预充电命令之前，应先在tWR的延时发出，如GDDR2 SDRAM不支援
端口的任何突发中断操作。
突发写其次是预充电： AL = 1 ， CL = 7 ，
WL = AL + 1 = 2 ，
t
WR
= 5
0
CK ， CK
1
2
3
4
5
6
9
CMD
中科院发布
写一个
NOP
NOP
NOP
NOP
NOP
NOP
NOP
一个预充电
的DQ
WL = 2
t
WR
= 5
DINA
0
DINA
1
DINA
2
DINA
3
DQ的
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修订版1.7 （ 2003年1月）
