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ADSP-TS101S
表30.链路端口 - 接收
参数
时序要求
t
L
X
CLK_R
X
1, 2
接收链路时钟周期
3
接收链路时钟宽高
t
L
X
CLKH_R
X
t
L
X
CLKH_R
X
4
接收链路时钟宽高
3
t
L
X
CLKL_R
X
接收链路时钟宽度低
4
t
L
X
CLKL_R
X
接收链路时钟宽度低
t
DIS
LxDAT7-0输入设置
t
DIH
LxDAT7-0输入保持
开关特性
连接脉冲有效
t
CONNV
t
CONNOW
连接脉冲输出宽度
1
2
民
0.9
LR
t
CCLK
0.33
t
L
X
CLK_R
X
0.4
t
L
X
CLK_R
X
0.33
t
L
X
CLK_R
X
0.4
t
L
X
CLK_R
X
0.6
0.6
0
1.5
t
L
X
CLK_R
X
最大
1.1
LR
t
CCLK
0.66
t
L
X
CLK_R
X
0.6
t
L
X
CLK_R
X
0.66
t
L
X
CLK_R
X
0.6
t
L
X
CLK_R
X
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
2.5
t
L
X
CLK_R
X
链路的时钟比（ LR ）为2 ， 3 ， 4 ，或8的SPD位在LCTLx寄存器设置。
最大LxCLK为125兆赫。 LR = 2也可以不使用时的CCLK
250兆赫。
3
其计算公式为这个参数适用于当LR是2 。
4
通式此参数时，适用的LR是3,4或8 。
t
LxCLK_Rx
t
CONNV
LXCLKIN
0
1
2
3
4
t
LxCLKH_Rx
t
LxCLKL_Rx
5
6
t
DIH
t
DIS
7
8
9
10
t
DIH
t
DIS
11
12
13
14
15
t
CONNOW
LXCLKOUT
LxDAT7–0
LXDIR
图18.链路端口 - 接收
版本C |
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2009年5月
