【TigerSHARC系列嵌入式处理器ADSP-TS101S特点300兆赫， 3.3 ns指令周期率内】,IC型号ADSP-TS101SAB2Z100,ADSP-TS101SAB2Z100 PDF资料,ADSP-TS101SAB2Z100经销商,ic,电子元器件-51电子网

TigerSHARC系列

嵌入式处理器

ADSP-TS101S

特点

300兆赫， 3.3 ns指令周期率

内部-片上SRAM内存6M位

19毫米×19毫米（ 484球）或27毫米× 27毫米

（ 625球） PBGA封装

双路计算模块，每个都包含一个ALU，一个多

钳子，一个移位器和寄存器文件

双整数ALU的，提供数据寻址和指针

操作

集成I / O包括14通道DMA控制器，外部

口，4个链路口， SDRAM控制器，可编程标志

引脚，2个定时器和系统集成定时器到期销

IEEE 1149.1兼容的JTAG测试访问端口的片上

仿真

片上仲裁无缝多高达

在公共汽车上8 TigerSHARC处理器

好处

提供高性能的静态超标量DSP操作

系统蒸发散，用于电信基础设施优化

等大，要求多处理器DSP

应用

性能十分出色的DSP算法和I / O基准测试

标志（见基准测试中

表1

和

表2）

支持内部之间的低开销的DMA传输

存储器，外部存储器，存储器映射的外设，

链路端口，其它DSP （多处理器），和主机

处理器

简化DSP编程通过非常灵活的指令

化设置和高级语言友好的DSP架构

支持可扩展的多处理系统具有低Commu-

架空通信业

计算功能块

移

程序定序

BTB

IRQ

数据的地址生成

整

ALU

32 × 32

整

ALU

32 × 32

内部存储器

内存

64K × 32

内存

64K × 32

内存

64K × 32

JTAG端口

ALU

倍增器

IAB

ADDR

取

SDRAM控制器

网络文件

32 × 32

128

DAB

128

M0 ADDR

M0数据

外部端口

多

接口

主机接口

M1 ADDR

M1数据

输入FIFO

ADDR

数据

输出缓冲器

DAB

128

M2 ADDR

OUTPUT FIFO

M2数据

I / O地址

I / O处理器

DMA

调节器

DMA地址

ALU

控制/

状态/

的TCB

DMA数据

256

链路端口

调节器

链接

端口

控制/

状态/

缓冲器

CLUSTER BUS

ARBITER

CNTRL

网络文件

32 × 32

倍增器

LINK DATA

移

图1.功能框图

TigerSHARC系列和TigerSHARC系列徽标是ADI公司的商标。

版本C

信息ADI公司提供的被认为是准确和可靠。

但是，没有责任承担由Analog Devices供其使用，也不对任何

侵犯第三方专利或其他权利，可能导致其使用的。

规格如有变更，恕不另行通知。没有获发牌照以暗示

或者以其他方式在ADI公司的任何专利或专利权。商标

注册商标均为其各自所有者的财产。

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ADSP-TS101S

功能................................................. ................ 1

优点................................................. ................ 1

目录............................................... ...... 2

修订历史................................................ ...... 2

概述................................................ 3

双路计算模块............................................ 4

数据对齐缓冲器（ DAB） ................................. 4

双整数ALU的（ IALUs ） .................................... 4

程序序列............................................... 5

片上SRAM存储器........................................ 5

外部端口

（片外存储器/外设接口） ................ 6

DMA控制器................................................ 7 ...

链路端口................................................ ........... 9

定时器和通用I / O ............................... 9

复位和引导............................................... 9 ..

低功耗操作............................................ 9

时钟域................................................ 9 ....

输出引脚驱动强度控制......................... 10

电源................................................ ... 10

筛选基准电压和时钟.................... 10

开发工具............................................. 10

设计仿真器兼容

DSP板（目标） .......................................... 11

附加信息........................................ 11

引脚功能描述........................................ 12

销国在复位.............................................. .. 12

引脚定义................................................ ... 12

表带引脚功能描述................................ 19

规格................................................. ....... 20

工作条件........................................... 20

电气特性....................................... 20

绝对最大额定值................................... 21

ESD注意事项................................................ ...... 21

包装信息............................................ 21

时序规格........................................... 21

输出驱动电流......................................... 32

测试条件................................................ .. 34

环境条件.................................... 36

PBGA引脚配置........................................ 37

外形尺寸................................................ 43

表面贴装设计............................................. 44

订购指南................................................ ..... 45

修订历史

5月9日 - 修订版。 B到C版

添加的参数值（余

DD_A

最大值）在

工作条件............................................. 20

在更新的脚注

484引脚PBGA （ B- 484 ） ............... 43

在更新的脚注

625引脚PBGA （ B- 625 ） ............... 44

增加了表面贴装设计信息

表面贴装设计......................................... 44

在更新款式

订购指南............................ 45

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2009年5月

ADSP-TS101S

概述

在ADSP -TS101S TigerSHARC系列

处理器是超高per-

formance ，静态超标量

处理器为大优化

信号处理任务和通信基础设施。该

DSP结合了非常广泛的内存宽度与双computa-

灰块，支持32位和40位浮点和8 ，

16,32和64位定点处理，来设置一个新的标

准的数字信号处理器的性能。该

TigerSHARC处理器的静态超标量体系结构允许

处理器执行多达四条指令的每个周期，在执行

24个固定点（ 16位）操作或六浮点

操作。

三个独立的128位宽的内部数据总线，每

连接到三个2M比特的存储体中的一个，使

四字数据，指令和I / O访问，并提供

每对内存带宽的第二个字节14.4克。 Operat-

荷兰国际集团在300 MHz时， ADSP -TS101S处理器核心拥有3.3纳秒

指令周期时间。使用其单指令系统，多

数据（ SIMD ）功能，在ADSP -TS101S可以执行2.4十亿

40位MAC或600百万次80位MAC 。

表1

和

表2

显示DSP的性能基准。

表1.通用算法的基准

在300MHz下

时钟

标杆

速度

周期

32位算法， 6亿的MAC / s的峰值性能

1024点复数FFT （基数2 ）

32.78 μs

9,835

50抽头FIR的1024个输入

91.67 μs

27,500

单FIR MAC

1.83纳秒

0.55

16位算法，2.4十亿的MAC / s的峰值性能

256点复数FFT（基数2 ）

3.67 μs

1,100

50抽头FIR的1024个输入

24.0 μs

7,200

单FIR MAC

0.47纳秒

0.14

单复数FIR MAC

1.9纳秒

0.57

I / O DMA传输速率

外部端口

800M字节/秒N / A

链路端口（每个）

250M字节/秒N / A

这个值是对于该算法的6次迭代。八迭代的涡轮增压

解码器，这个基准是67 MIPS 。

自适应多速率（ AMR ）

每秒Megachips （ MCPS ）

在ADSP -TS101S与其他代码相兼容

TigerSHARC处理器。

原理框图上

第1页

示处理器的

建筑块。这些模块包括：

双路计算模块，每个模块包含一个ALU的，多

钳， 64位移位器，和32字寄存器文件和关联

数据对齐缓冲器（ DABS ）

双整数ALU的（ IALUs ），每个都有自己的31字

寄存器文件的数据寻址

一个程序序列器与指令对齐缓冲区

（ IAB ），分支目标缓存（ BTB ）和中断控制器

三128位内部数据总线，各连接一个

三个2M位存储体

片上SRAM （ 600万位）

外部端口提供接口来承载proces-

感器，多空间（ DSP）的片外内存 -

映射的外设，以及外部SRAM和SDRAM

一个14通道DMA控制器

四个链路端口

两个64位间隔定时器和定时器到期销

一个IEEE 1149.1标准的JTAG测试访问片上的端口

仿真

图2

示出了具有外部典型的单处理器系统

SDRAM 。

图4第8页

示出了一个典型的多处理器

系统。

在TigerSHARC处理器采用的是静态超标量architec-

真实存在。这种架构是在超标的ADSP -TS101S

处理器核心可以同时执行从一至四个

32位指令的编码在一个非常大指令字

（VLIW）使用DSP的双重计算块指令行。

由于DSP不执行指令的重新排序

运行时编程选择哪些操作将执行

在平行于前运行时，所述指令的顺序是静态的。

除少数例外，指令线，它是否包含

一个，两个，三个，或四个32位的指令，执行与一个

通过一个循环中一个八深处理器流水线。

为了获得最佳的DSP程序执行，编程人员必须遵循

当编码DSP的一套指令并行规则

指令行。的指令的一般情况下，选择

DSP能够在平行每个周期执行取决于该指令

灰线资源每条指令需要和源

和使用中的指示目的地寄存器。该编程

MER直接控制的三大核心部件 - IALUs ，

计算块和程序序列。

表2. 3G无线算法的基准

标杆

涡轮解码

384 kbps的数据通道

维特比解码

12.2kbps的AMR

话音信道

复相关

3.84 MCPS

与256的扩频因子

执行

（ MIPS）的

51 MIPS

0.86 MIPS

0.27 MIPS

执行速度是指令周期每秒。

静态超标量是ADI公司的商标。

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2009年5月

ADSP-TS101S

在ADSP -TS101S ，在大多数情况下，具有两周期算术

执行流水线，充分联动，所以每当一个COM

putation结果是对另一操作相关的不可用

就可以了， DSP自动插入一个或多个停顿周期为

需要的。高效编程的依赖无指令

令可以消除大部分的计算和存储器转移

数据依赖性。

注册文件，每个计算模块具有多端口

32个字的，用于传送完全正交寄存器文件

计算单元和数据总线之间，并用于数据

存储中间结果。指令可以访问

在独立的寄存器文件寄存器（字对齐），或

在套两个（双对齐），四（四对齐）。

ALU- ALU执行一套标准的算术能操作

ations的定点与浮点格式。这也

执行逻辑运算。

乘法器，乘法器进行定点与悬空

荷兰国际集团点乘法和定点乘法和

积累。

移位- 64位移位器执行逻辑和算术

转移，位和位流处理和存储等

和提取操作。

加速器128位单元，用于网格译码（例如

维特比和涡轮解码器）和复杂的相关性为

通信应用。

使用这些功能，计算模块可以：

MSH

HBR

HBG

BR7–0

注册会计师

DPA

B关

DMAR3–0

DMA设备

（可选）

主持人

处理器

接口

（可选）

ADSP-TS101S

LCLK_P

时钟

参考

血粉

SCLK_P

S / LCLK_N

REF

BRST

LCLKRAT2–0

SCLKFREQ ADDR31-0

IRQ3–0

FLAG3–0

ID2–0

MSSD

RAS

CAS

LDQM

HDQM

SDWE

SDCKE

SDA10

飞掠

IOEN

链接

器件

（ 4 MAX）

（可选）

LXDAT7–0

LXCLKIN

LXCLKOUT

LXDIR

TMR0E

BUSLOCK

CONTROLIMP2–0

DS2–0

RESET

JTAG

DATA63–0

WRH / WRL

确认

MS1–0

BOOT

EPROM

（可选）

ADDR

数据

内存

（可选）

ADDR

数据

确认

SDRAM

内存

（可选）

CLK

ADDR

RAS

数据

CAS

DQM

CKE

A10

ADDR

数据

提供8互助每个周期的峰值和每个周期7.1的MAC

持续16位性能，并提供每人2的MAC

周期峰值，每个周期1.8的MAC持续32位perfor-

曼斯（基于FIR ）

执行6单精度浮点或执行24

固定点（ 16位）的每个周期的操作，从而提供

1800 MFLOPS或7.3 GOPS性能

执行每个周期包含2个复杂的16位MAC

执行8格子的蝴蝶在一个周期

数据

控制

地址

数据

数据对齐缓冲器（ DAB）

民建联是一个四字FIFO ，能够装载四核的

来自不结盟地址字数据。通常情况下，加载指令

系统蒸发散必须对齐到它们的数据大小，使得四通道的话是

从四对齐的地址加载。使用DAB显

着地提高了某些应用中，如FIR效率

过滤器。

与外部SDRAM图2.单处理器系统

此外， ADSP -TS101S支持SIMD运算2

如何- SIMD计算模块和SIMD计算。该

程序员可以直接两个计算块的操作

相同的数据（广播分配），或在不同的数据（合并

分布）。此外，每个计算块都可以执行4

16位或并行8个8位的SIMD计算。

双整数ALU的（ IALUs ）

在ADSP -TS101S有两个IALUs提供强大

地址生成功能，并执行许多普通陈建

姿势整数运算。每个IALUs的：

提供的内存地址数据和更新指针

支持循环缓冲和位反转寻址

执行通用整数运算，增加

编程灵活性

包括每个IALU一个31字寄存器文件

由于地址发生器，该IALUs立即执行或间接

矩形（前，后修改）寻址。他们执行模

和无约束的比特反转操作放置在MEM-

储器地址进行模数数据缓冲器放置。每

IALU可以指定一个单，双或四言，从访问

内存。

双路计算模块

在ADSP -TS101S有可以执行的COM计算块

putations单独或一起作为一个SIMD引擎。

该DSP可以发出高达每计算两个运算指令

阻止每一个周期，指示ALU ，乘法器，移位或向

执行独立，同时操作。

计算块中的组件被称为X和Y的同步

税，并且每个块包含三个计算单元，一个

ALU ，乘法器，一个64位的移位寄存器，和一个32字寄存器文件。

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2009年5月

ADSP-TS101S

该IALUs对循环缓冲区的硬件支持，位

反向和零开销循环。循环缓冲区方便

的延时线和其他数据结构高效的编程

在数字信号处理所需的，并且它们通常是

数字滤波器和傅里叶变换使用。每个IALU亲

志愿组织注册了四个圆形的缓冲区，因此应用程序可以设置

最多总共八个循环缓冲器。该IALUs把手地址

指针自动环绕，减少开销， increas-

水性能，并简化实施。通告

缓冲器可以开始和结束处的任何存储器位置。

由于IALU的计算管道是一个周期深厚，在

大多数情况下，整数的结果是在下一周期中提供。硬

洁具（寄存器相关性检查），会导致失速，如果结果是

在一个给定的周期不能使用。

灵活的指令集

的128位的指令线，它可以含有多达4个32位

指令，适用于多种并行操作

简洁的编程。例如，一个指令线可以

直接在DSP有条件地执行一个乘法，一个附加和

减去两个计算模块，同时它还分行

在程序中的另一个位置。的一些主要特点

指令集包括：

用于通信基础设施的增强指令

以管理网格译码（例如，维特比和涡轮

通过复杂的相互关系解码器）和扩

代数汇编语言的语法

所有DSP ，图像和视频算法的直接支持

类型，消除硬件模式

分支预测编码的指令，使零

开销循环

并行编码的指令行

条件执行可选的所有指令

用户定义的，亲之间的可编程分区

克和数据存储器

程序定序

在ADSP -TS101S处理器的程序定序器支持：

一个灵活的亲完全中断的编程模型

编程的汇编语言和C / C ++语言;手柄

具有高吞吐量和没有中止的硬件中断

指令周期。

一个八循环指令流水线个周期取管

和五周期执行管与计算结果

可用操作数后可用两个周期。

指令的电源取内存地址;该

音序器的指令对齐缓冲器（ IAB ）缓存起来

五取指令线等待执行;亲

克音序器提取从IAB的指令线

并将其分发到相应的芯成分为

执行。

程序结构和决心的管理

方案根据JUMP ， CALL ， RTI， RTS流

指令，循环结构，条件，中断和

软件异常。

分支预测和128项分支目标缓冲器

（ BTB ），以减少分支延迟的高效执行

有条件的和无条件转移指令，并

零开销循环;正确预测分支

取发生零至2的开销周期，过

未来的三到六级分支处罚。

不要求对齐的代码紧凑的代码

内存; IAB的处理比对。

片上SRAM存储器

在ADSP -TS101S具有片上SRAM内存6M比特，

分为2M比特的三个块（ 64K字

32位）。每

块- M0，M1和M2 ，可以存储程序，数据或两者，所以

应用程序可以配置内存，以满足特定需求。 Plac-

荷兰国际集团在不同的存储块的程序指令和数据，

然而，使DSP以访问数据，同时执行一个

取指令。

DSP的内部和外部存储器（图

组织

成一个统一的存储器映射，其定义为位置

系统中的所有元件（地址）。存储器映射是

分为四个存储区的主机空间，外部存储器

多的空间，并且内部存储器，并且每个存储器

空间，除了主存储器，被细分成更小的存储器

空间。

各内部存储块连接到的128比特1

宽内部总线块M0总线MD0 ，块M1巴士

MD1和块M2总线MD2 ，使DSP来执行

在同一周期中三个内存传输。 DSP的内部

总线架构提供了一个总的内存带宽

每秒14.4克字节，从而使芯和I / O访问

8个32位数据字（256位）和4个32位指令

每个周期。 DSP的灵活的存储架构可实现：

DSP内核和I /在不同的内存块的O访问

同一周期

在并联三个内存块的DSP内核访问

一条指令和两个数据访问

程序和数据存储器的可编程分区

所有内存为32-，64-或计划访问128位

也就是说， 16位字的DAB

在不到20个周期完成上下文切换（66纳秒）

中断控制器

该DSP支持嵌套与非嵌套中断。每

中断类型在中断向量表中的寄存器。另外，

每个人都有两个中断锁存寄存器和间位

中断屏蔽寄存器。所有中断都固定为两种等级

敏感或边沿敏感，除了IRQ3-0硬件接口

中断产生，这是可编程的。

硬件中断和软件之间的区别DSP

洁具例外，他们处理不同。当软件

发生异常时， DSP中止了所有其他指令

指令管道。当一个硬件中断发生时， DSP

继续在指令管已经执行指令。

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