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ADSP-TS101S
该IALUs对循环缓冲区的硬件支持，位
反向和零开销循环。循环缓冲区方便
的延时线和其他数据结构高效的编程
在数字信号处理所需的，并且它们通常是
数字滤波器和傅里叶变换使用。每个IALU亲
志愿组织注册了四个圆形的缓冲区，因此应用程序可以设置
最多总共八个循环缓冲器。该IALUs把手地址
指针自动环绕，减少开销， increas-
水性能，并简化实施。通告
缓冲器可以开始和结束处的任何存储器位置。
由于IALU的计算管道是一个周期深厚，在
大多数情况下，整数的结果是在下一周期中提供。硬
洁具（寄存器相关性检查），会导致失速，如果结果是
在一个给定的周期不能使用。
灵活的指令集
的128位的指令线，它可以含有多达4个32位
指令，适用于多种并行操作
简洁的编程。例如，一个指令线可以
直接在DSP有条件地执行一个乘法，一个附加和
减去两个计算模块，同时它还分行
在程序中的另一个位置。的一些主要特点
指令集包括：
用于通信基础设施的增强指令
以管理网格译码（例如，维特比和涡轮
通过复杂的相互关系解码器）和扩
代数汇编语言的语法
所有DSP ，图像和视频算法的直接支持
类型，消除硬件模式
分支预测编码的指令，使零
开销循环
并行编码的指令行
条件执行可选的所有指令
用户定义的，亲之间的可编程分区
克和数据存储器
程序定序
在ADSP -TS101S处理器的程序定序器支持：
一个灵活的亲完全中断的编程模型
编程的汇编语言和C / C ++语言;手柄
具有高吞吐量和没有中止的硬件中断
指令周期。
一个八循环指令流水线个周期取管
和五周期执行管与计算结果
可用操作数后可用两个周期。
指令的电源取内存地址;该
音序器的指令对齐缓冲器（ IAB ）缓存起来
五取指令线等待执行;亲
克音序器提取从IAB的指令线
并将其分发到相应的芯成分为
执行。
程序结构和决心的管理
方案根据JUMP ， CALL ， RTI， RTS流
指令，循环结构，条件，中断和
软件异常。
分支预测和128项分支目标缓冲器
（ BTB ） ，以减少分支延迟的高效执行
有条件的和无条件转移指令，并
零开销循环;正确预测分支
取发生零至2的开销周期，过
未来的三到六级分支处罚。
不要求对齐的代码紧凑的代码
内存; IAB的处理比对。
片上SRAM存储器
在ADSP -TS101S具有片上SRAM内存6M比特，
分为2M比特的三个块（ 64K字
32位）。每
块- M0，M1和M2 ，可以存储程序，数据或两者，所以
应用程序可以配置内存，以满足特定需求。 Plac-
荷兰国际集团在不同的存储块的程序指令和数据，
然而，使DSP以访问数据，同时执行一个
取指令。
DSP的内部和外部存储器（图
3)
组织
成一个统一的存储器映射，其定义为位置
系统中的所有元件（地址）。存储器映射是
分为四个存储区的主机空间，外部存储器
多的空间，并且内部存储器，并且每个存储器
空间，除了主存储器，被细分成更小的存储器
空间。
各内部存储块连接到的128比特1
宽内部总线块M0总线MD0 ，块M1巴士
MD1和块M2总线MD2 ，使DSP来执行
在同一周期中三个内存传输。 DSP的内部
总线架构提供了一个总的内存带宽
每秒14.4克字节，从而使芯和I / O访问
8个32位数据字（256位）和4个32位指令
每个周期。 DSP的灵活的存储架构可实现：
DSP内核和I /在不同的内存块的O访问
同一周期
在并联三个内存块的DSP内核访问
一条指令和两个数据访问
程序和数据存储器的可编程分区
所有内存为32-，64-或计划访问128位
也就是说， 16位字的DAB
在不到20个周期完成上下文切换（66纳秒）
中断控制器
该DSP支持嵌套与非嵌套中断。每
中断类型在中断向量表中的寄存器。另外，
每个人都有两个中断锁存寄存器和间位
中断屏蔽寄存器。所有中断都固定为两种等级
敏感或边沿敏感，除了IRQ3-0硬件接口
中断产生，这是可编程的。
硬件中断和软件之间的区别DSP
洁具例外，他们处理不同。当软件
发生异常时， DSP中止了所有其他指令
指令管道。当一个硬件中断发生时， DSP
继续在指令管已经执行指令。
版本C |
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2009年5月
