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TigerSHARC系列
嵌入式处理器
ADSP-TS101S
特点
300兆赫， 3.3 ns指令周期率
内部-片上SRAM内存6M位
19毫米×19毫米（ 484球）或27毫米× 27毫米
（ 625球） PBGA封装
双路计算模块，每个都包含一个ALU，一个多
钳子，一个移位器和寄存器文件
双整数ALU的，提供数据寻址和指针
操作
集成I / O包括14通道DMA控制器，外部
口，4个链路口， SDRAM控制器，可编程标志
引脚，2个定时器和系统集成定时器到期销
IEEE 1149.1兼容的JTAG测试访问端口的片上
仿真
片上仲裁无缝多高达
在公共汽车上8 TigerSHARC处理器
好处
提供高性能的静态超标量DSP操作
系统蒸发散，用于电信基础设施优化
等大，要求多处理器DSP
应用
性能十分出色的DSP算法和I / O基准测试
标志（见基准测试中
表1
和
表2）
支持内部之间的低开销的DMA传输
存储器，外部存储器，存储器映射的外设，
链路端口，其它DSP （多处理器） ，和主机
处理器
简化DSP编程通过非常灵活的指令
化设置和高级语言友好的DSP架构
支持可扩展的多处理系统具有低Commu-
架空通信业
计算功能块
移
程序定序
PC
BTB
IRQ
数据的地址生成
整
ALU
32 × 32
32
32
整
ALU
32 × 32
内部存储器
内存
M0
64K × 32
A
D
内存
M1
64K × 32
A
D
内存
M2
64K × 32
A
D
JTAG端口
6
ALU
倍增器
IAB
ADDR
取
SDRAM控制器
32
X
注册
网络文件
32 × 32
128
DAB
128
128
128
M0 ADDR
M0数据
外部端口
多
接口
32
主机接口
32
M1 ADDR
M1数据
输入FIFO
ADDR
64
数据
输出缓冲器
DAB
128
128
32
128
M2 ADDR
OUTPUT FIFO
M2数据
I / O地址
I / O处理器
DMA
调节器
DMA地址
ALU
控制/
状态/
的TCB
DMA数据
32
256
256
链路端口
调节器
链接
端口
控制/
状态/
缓冲器
L2
L0
32
CLUSTER BUS
ARBITER
CNTRL
Y
注册
网络文件
32 × 32
倍增器
3
8
3
L1
LINK DATA
3
8
3
L3
8
8
移
图1.功能框图
TigerSHARC系列和TigerSHARC系列徽标是ADI公司的商标。
版本C
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