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ADF7021-N
EVAL- ADF7021- NDBxx应当用于最佳
性能。
免费的设计工具ADI SRD Design Studio中还可以
用于设计环路滤波器的ADF7021-N （参见ADI
SRD Design Studio中
网站了解详情） 。
电压必须稳定。调节状态（ CREG4 ）可
监测使用来自所述REGULATOR_READY信号
MUXOUT引脚。
MUXOUT
该MUXOUT引脚允许访问各种数字点
ADF7021 -N 。 MUXOUT的状态控制寄存器0
（ R0_DB [ 29:31 ]）。
N计数器
在ADF7021 -N PLL反馈分频器组成的
8位整数计数器（ R0_DB [ 19时26 ] ）和一个15位， Σ-Δ
（ Σ - Δ ） fractional_N分频器（ R0_DB [ 4:18 ] ） 。整数计数器
的标准脉冲吞咽的类型，它是在PLL的常见。这
设置最小整数除法值23小数除法
值提供非常精细的分辨率的输出，其中输出
PLL的频率被计算为
REGULATOR_READY
REGULATOR_READY是默认的设置MUXOUT
收发信机后接通电源。的电源启动时间
调节器通常是50微秒。由于串行接口供电
从监管机构，监管机构必须在其额定电压
前ADF7021-N可以被编程。的状态
稳压器可在MUXOUT进行监控。当调节器
在MUXOUT的READY信号为高电平时，编程的
ADF7021 -N可以开始。
DV
DD
f
OUT
=
部分的
_
N
XTAL
×
整
_
N
+
R
2
15
当RF_DIVIDE_BY_2 （见压控
振荡器（ VCO ）段）时，该公式变为
f
OUT
=
部分的
_
N
XTAL
×
0.5
×
Integer_N
+
R
2
15
REGULATOR_READY （默认）
FILTER_CAL_COMPLETE
DIGITAL_LOCK_DETECT
RSSI_READY
Tx_Rx
LOGIC_ZERO
三态
LOGIC_ONE
MUX
控制
MUXOUT
Integer_N的组合（最大= 255）和
Fractional_N （最大值= 32768 / 32768 ），得到的最大
N分频器255 + 1。因此，最小可使用的PFD是
PFD
民
[
Hz
]
=
最需要的输出频率
(
255
+
1
)
例如，在欧洲的868兆赫至操作时
870 MHz频段， PFD
民
= 3.4兆赫。
参考
4\R
PFD /
收费
泵
VCO
DGND
图36. MUXOUT电路
FILTER_CAL_COMPLETE
MUXOUT可以设置为FILTER_CAL_COMPLETE 。该信号
变低了两个粗IF滤波器校准时间
并罚款IF滤波器校准。它可以作为一个中断向
一个微控制器来的信号的IF滤波器校准结束。
4\N
三阶
Σ-Δ
调制器
07246-011
DIGITAL_LOCK_DETECT
Integer_N
FRACTIONAL_N
图35. Fractional_N PLL
稳压器
该ADF7021 -N包含四个监管机构提供稳定
电压的一部分。标称稳压电压为2.3 V.
稳压器1需要3.9 Ω电阻和一个100 nF的电容
CREG1和GND之间串联连接，而另一调节器
需要一个100 nF电容连接CREGx和GND之间。
当CE为高电平时，监管机构和其他相关电路
被加电时，绘制2mA的总电源电流。瞻
在CE引脚为低电平禁止稳压器，可将电源电流
至小于1微安，并删除在寄存器中的所有值。
串行接口工作在稳压电源。因此，
写入部分，用户必须拥有CE高和调节器
DIGITAL_LOCK_DETECT表示当PLL被锁定。
该锁定检测电路位于在PFD 。当相位
在连续五个周期误差小于15纳秒，锁定检测被
置高。锁定检测仍然很高，直到25 ns的相位误差
在PFD检测到。
RSSI_READY
MUXOUT可以设置为RSSI_READY 。这表明
内部模拟RSSI已落户和数字RSSI回读能
来执行。
Tx_Rx
Tx_Rx标志着ADF7021 -N是否在发送或接收
模式。当在发射模式下，此信号是低的。当接收
模式时，该信号为高。它可用于控制一个外部
TX / RX开关。
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