ADF7021-N
频率合成器
参考输入
板上晶体振荡器电路（参见图32）可以用
石英晶体作为PLL的参考。使用石英晶体与
对≤10 ppm的窄带应用的频率容限
值得推荐。它可以使用石英晶体与>10 ppm的
容差，但遵守的绝对频率误差
的窄带法规要求（例如，ARIB
STD- T67和ETSI EN 300 220 ） ，赔偿
有必要在晶体的频率误差。
振荡电路是通过设置R1_DB12高启用。这是
默认情况下，上电启动，并通过将CE禁用
低。在晶体中的误差可以通过使用自动更正
频率控制功能，或通过调整小数N分频值
（参见N个计数器部分）。
CLKOUT分频器和缓冲器
CLKOUT的电路利用从所述基准时钟信号
振荡器部分，如图32所示，并提供一个divided-
下来， 50:50标记空间信号CLKOUT引脚。在CLKOUT
信号被反转相对于所述参考时钟。偶数
从2至30个隔膜可用。该数字鸿沟在设置
R1_DB [ 7:10 ] 。上电时， CLKOUT的默认为分频8 。
DV
DD
CLKOUT
使能位
OSC1
图33. CLKOUT舞台
OSC1
CP2
OSC2
CP1
07246-083
要禁用CLKOUT ，设置分频数为0的输出
缓冲器可驱动高达20 pF的负载在10 ％的上升时间
4.8兆赫。更快的边缘可能会导致一些寄生馈通
到输出端。一个串联电阻（ 1千欧），可用于减缓
时钟边沿，以减少这些杂散在CLKOUT频率。
图32.振荡器电路的ADF7021 -N
v计数器
3位R计数器由一个划分参考输入频率
1和7分压后的信号之间的整数，提出
作为基准时钟的相位频率检测器（PFD ） 。该
分频比在R1_DB设置[ 4 ： 6 ] 。最大化PFD频率
降低N值。这减少了噪声相乘的速率
20日志（N）到输出，并减少出现的寄生
组件。
注册1默认为R = 1上电。
PFD
[赫兹] =
XTAL / R
两个并联谐振电容器的需要振荡
正确的频率。它们的值是依赖于晶体
规范。它们的选择应确保
添加到PCB走线电容的电容值系列
加起来晶体的指定负载电容，通常
12 pF到20 pF的。轨道电容值的变化，从2 pF至5 pF的，
这取决于电路板布局。如果可能的话，选择电容器
具有非常低的温度系数，以确保稳定的
工作频率在所有条件。
使用TCXO参考
单端参考（ TCXO ， VCXO ， OCXO或） ，也可
与ADF7021 -N使用。这被推荐用于应用程序
具有绝对频率精度<10 ppm的要求，例如
如需要符合ARIB STD- T67或应用程序
ETSI EN 300 220下面有两个选项接口
在ADF7021 -N与外部参考振荡器。
在CMOS输出电平的振荡器可以应用到
OSC2 。内部振荡器电路应被禁用
设置R1_DB12低。
与0.8 V峰峰值水平振荡器可通过交流耦合
一个22 pF电容到OSC1 。内部振荡器电路
应通过设置R1_DB12高启用。
环路滤波器
所述环路滤波器从所述充电电路包括电流脉冲
泵以形成调谐压控振荡器的输出到一个电压
所需的频率。它也减弱所产生的杂散电平
该PLL 。一个典型的环路滤波器的设计示于图34 。
收费
泵出
VCO
07246-010
图34.典型的环路滤波器配置
可编程晶体偏置电流
在振荡器电路的偏置电流可以20之间配置
μA和35 μA通过写XTAL_BIAS位（ R1_DB [ 13:14 ] ） 。
增加的偏置电流使晶体振荡器电源
起来更快。
该循环应该被设计为使得环路带宽（LBW ）
约为100千赫。这提供了很好的折衷
之间的带内相位噪声和输出的带外杂散抑制。
加宽的低出生体重过度减轻跳花的时间
频率之间，但它可引起寄生衰减不足
化。窄的环路带宽可以造成环路取长
周期达到锁定，也可导致功率的更高水平
落入相邻的信道。该环路滤波器的设计上的
第0版|第22页64
07246-008
分频器
115个
÷2
CLKOUT
