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应用
TS81102G0
多路分解器
该TSEV81102G0多路分解器评估板设计与连接
TSEV8388G和TSEV83102G0 ADC评估板。
图25 。
TSEV81102G0多路分解器评估板
VPLUSD = 0V
→
3.3V
S- e或差异。
（ 2千兆赫）
VEE = -5V
FS
VCC = 5V +
（ 125兆赫）
8x8b / 10B单
A[0..9]
→
H[0..9]
时钟
卜FF器
解复用
Clkln
（ 1千兆赫）
8B / 10B差异。
数据
公共汽车
数据
准备
I[0..9]
（ 1 - 2 GHz的）
1B差异。
Clkln
延迟
DR
REFA
→
REFH
类似物
输入
ADC
（ 250兆赫）
1B差异。
ECL +裁判
ECL
RLOAD = 50Ω
VIH = -1.0V
VIL = -1.4V
延迟
调整
控制
数
钻头
(8/10)
VplusD =地面
RLOAD = 50Ω
VTT = -2V
VOH = -0.8V
卷= -1.8V
同步或
异步
RESET
8位1 GHz的TS8388B
10bits 2 GHz的TS83102G0
TTL +裁判
VplusD = 3.3V
RLOAD
≥
75
VTT =地面
VOH = 2.5V
VOL = 0.5V
TS81102G0
PECL +裁判
VplusD = 3.3V
RLOAD = 50Ω
VTT = 1.3V
VOH = 2.5V
VOL = 1.5V
请参阅"ADC和多路分解器应用Note"了解更多信息。
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TS81102G0
2105C–BDC–11/03
ASIC
（DC）的
8 REF
