XC17V00系列配置PROM
R
PROM引脚排列XC17V04 ， XC17V02和
XC17V01
引脚名称
数据
CLK
RESET / OE
（ OE / RESET ）
CE
GND
首席执行官
V
PP
V
CC
8针20针
VOIC SOIC
1
2
3
4
5
6
7
8
1
3
8
10
11
13
18
20
20-pin
PLCC
2
4
6
8
10
14
17
20
44-pin
VQFP
40
43
13
15
18, 41
21
35
38
44-pin
PLCC
2
5
19
21
24, 3
27
41
44
Xilinx FPGA和PROM的兼容
设备
XCV600E
XCV812E
XCV1000E
XCV1600E
XCV2000E
XCV2600E
XCV3200E
CON组fi guration
位
3,961,632
6,519,648
6,587,520
8,308,992
10,159,648
12,922,336
16,283,712
舞会
XC17V04
XC17V08
XC17V08
XC17V08
XC17V16
XC17V16
XC17V16
注意事项：
1.建议PROM是由兼容的确定
赛灵思FPGA CCLK高配置的频率。
PROM的控制
连接FPGA器件的PROM 。
CON组fi guration位
4,194,304
2,701,312
1,679,360
的PROM的（多个）的数据输出（多个）驱动
D
IN
领先的FPGA器件的输入。
主FPGA CCLK输出驱动CLK输入（S ）
的PROM （多个） 。
一个PROM的CEO输出驱动器的输入端CE
在菊花链旁边的PROM （如果有的话） 。
在RESET /所有的PROM的OE输入由最好的驱动
领先的FPGA器件的INIT输出。这
连接确保了PROM的地址计数器是
任何复位（重）配置开始前，甚至
当用V发起一个重新配置
CC
毛刺。
其他的方法，比如从最不发达国家推动RESET / OE
或系统复位，假设内部PROM
上电复位总是在步骤与FPGA的
内部上电复位。这可能不是一个安全
假设。
PROM的CE输入可以来自最不发达国家的驱动
或DONE引脚。用最不发达国家避免了潜在的争
在D
IN
引脚。
引线的CE输入（或唯一） PROM是由驱动
DONE输出领先的FPGA器件，提供
做完不会永久接地。否则，
LDC可以用来驱动CE，但随后必须是
用户操作期间无条件地高。 CE可以
也可以永久地绑低，但这种保存数据
输出活跃，导致了不必要的电源
电流10 mA（最大值）的。
SelectMAP模式类似于从机串行模式。该
数据逐个从每CCLK PROM的一个字节
而不是每个CCLK周期一位。见FPGA数据
张特殊的配置要求。
容量
器件
XC17V04
XC17V02
XC17V01
Xilinx FPGA和PROM的兼容
设备
XCV50
XCV100
XCV150
XCV200
XCV300
XCV400
XCV600
XCV800
XCV1000
XCV50E
XCV100E
XCV200E
XCV300E
XCV400E
XCV405E
CON组fi guration
位
559,200
781,216
1,040,096
1,335,840
1,751,808
2,546,048
3,607,968
4,715,616
6,127,744
630,048
863,840
1,442,106
1,875,648
2,693,440
3,340,400
舞会
XC17V01
XC17V01
XC17V01
XC17V01
XC17V02
XC17V02
XC17V04
XC17V08
XC17V08
XC17V01
XC17V01
XC17V01
XC17V02
XC17V02
XC17V04
4
www.xilinx.com
1-800-255-7778
DS073 （ V1.0 ） 2000年7月26日
先期产品技术说明
