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CY7C1353G
4兆位（ 256千× 18 ）流通型SRAM
与NOBL 架构
4兆位（ 256千× 18 ）流通型SRAM与NOBL 架构
特点
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功能说明
该CY7C1353G是3.3 V ， 256千× 18同步
流过突发SRAM专为支持
没有真正的无限制背到背读/写操作
插入等待状态。该CY7C1353G配备的
先进的无总线延迟 （ NOBL ）逻辑才能启用
以数据连续读/写操作被转移上
每个时钟周期。该功能极大地提高了
通量通过SRAM数据，尤其是在系统的那
需要频繁的写 - 读过渡。
所有同步输入都会通过由控制输入寄存器
在时钟的上升沿。时钟输入由合格
时钟使能（ CEN ）的信号，其拉高时，挂起
操作和扩展了先前的时钟周期。最大
从时钟上升存取延迟为8.0纳秒（100 -MHz的设备）。
写操作是由2字节的写入选择控制
（ BW
[A ： B]
）和写使能（WE ）输入端。所有的写操作进行
带有片上同步自定时写电路。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。为了防止总线冲突，
输出驱动器同步数据时三态
一个写序列部分。
支持高达100 MHz的总线操作零等待状态
数据被传送在每个时钟
引脚兼容，功能上等同于ZBT 设备
在内部自定时的输出缓冲器控制，这样就不需要
用OE
注册投入流通的操作
字节写能力
256千× 18个通用I / O架构
2.5 V / 3.3 V的I / O电源（V
DDQ
)
快时钟到输出时间
8.0纳秒（ 100 - MHz器件）
时钟使能（ CEN ）引脚停业
同步自定时写
异步输出使能
可提供无铅100引脚TQFP封装
连拍能力 - 线性或交错突发订单
低待机功耗
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逻辑框图
A0, A1, A
模式
CLK
CEN
C
CE
ADV / LD
C
写地址
注册
地址
注册
A1
D1
A0
D0
Q1 A1 “
A0'
Q0
BURST
逻辑
ADV / LD
BW
A
BW
B
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
E
N
S
E
A
M
P
S
D
A
T
A
S
T
E
E
R
I
N
G
O
U
T
P
U
T
B
U
F
F
E
R
S
E
的DQ
DQP
A
DQP
B
WE
OE
CE
1
CE
2
CE
3
ZZ
输入E
注册
读逻辑
睡觉
控制
赛普拉斯半导体公司
文件编号： 38-05515牧师*
198冠军苑
圣荷西
,
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修订后的2012年9月25日
