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CY7C1353G
引脚德网络nitions
名字
A
0
, A
1
, A
BW
[A ： B]
WE
ADV / LD
I / O
描述
输入 -
用于选择的256千地址位置中的一个地址输入。
取样的上升沿
同步的CLK的。一
[1:0]
被馈送到两比特串计数器。
输入 -
字节写输入，低电平有效。
合格与我们进行写入SRAM 。的上升沿采样
CLK的同步优势。
输入 -
写使能输入，低电平有效。
采样CLK的上升沿，如果CEN为低电平有效。该信号
同步必须被置为低电平来启动写序列。
输入 -
前进/负载输入。
用于推进的芯片上地址计数器或装入一个新的地址。当高
同步（与CEN为低电平）内部突发计数器是先进的。低电平时，一个新的地址可以是
装入装置的接入。被取消后， ADV / LD必须驱动为低电平加载
新地址。
输入时钟
时钟输入。
用于捕获所有的同步输入到设备中。 CLK为合格与CEN 。 CLK是
只有当CEN为低电平有效识别。
CLK
CE
1
CE
2
CE
3
OE
输入 -
芯片使能1输入，低电平有效。
采样在CLK的上升沿。使用与CE联
2
,
同步和CE
3
选择/取消选择该设备。
输入 -
芯片使能2输入，高电平有效。
采样在CLK的上升沿。使用与CE联
1
同步和CE
3
选择/取消选择该设备。
输入 -
芯片使能3输入，低电平有效。
采样在CLK的上升沿。使用与CE联
1
同步和CE
2
选择/取消选择该设备。
输入 -
输出使能，异步输入，低电平有效。
再加上内部的同步逻辑块
异步的装置来控制的I / O引脚的方向。当低时，I / O引脚被允许表现为
输出。当拉高高， I / O引脚为三态，并作为输入数据引脚。在OE被屏蔽
从取消选择状态下，当出现时，一个写序列的数据部分，在所述第一时钟
该设备已被取消。
输入 -
时钟使能输入，低电平有效。
当置位低电平的时钟信号由SRAM的认可。
同步时变为无效高电平的时钟信号被屏蔽。虽然拉高CEN不会取消选择该设备，
岑可用于在需要时扩展的前一周期。
输入 -
ZZ “休眠”输入。
此高电平输入将器件置于一个非时间关键“休眠”状态与
异步数据的完整性保护。在正常操作期间，该引脚为低或悬空。 ZZ引脚具有
内部上拉下来。
I / O-
双向数据I / O线。
作为输入，它们馈入由所述触发芯片上的数据寄存器
CLK的同步上升沿。作为输出，它们提供包含在由所指定的存储器位置的数据
在读周期的时钟的上升处理。销的方向由OE和控制的
内部控制逻辑。当OE为低电平时，引脚可以表现为输出。当HIGH ， DQ
s
和
DQP
[A ： B]
被放置在一个三态条件。输出会自动将数据在三态
从取消选定状态时出现的写过程的一部分，在第一时钟，并且当
装置的选择取消，无论OE的状态。
I / O-
双向数据奇偶校验I / O线。
在功能上，这些信号是相同的DQ
s
。在写
同步序列， DQP
[A ： B]
通过控制体重
x
水涨船高。
输入带针
模式输入。选择设备的脉冲串顺序。
当连接到GND选择线性突发序列。当连接到V
DD
或悬空交错的选择
爆序列。
电源
电源输入到该装置的核心。
I / O电源
供应
地
电源为I / O电路。
地面的装置。
CEN
ZZ
DQ
s
DQP
[A ： B]
模式
V
DD
V
DDQ
V
SS
文件编号： 38-05515牧师*
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