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CY7C1327G
开关特性
在整个工作范围
参数
[10, 11]
t
动力
时钟
t
CYC
t
CH
t
CL
输出时间
t
CO
t
DOH
t
CLZ
t
CHZ
t
OEV
t
OELZ
t
OEHZ
建立时间
t
AS
t
ADS
t
ADVS
t
WES
t
DS
t
CES
保持时间
t
AH
t
ADH
t
ADVH
t
WEH
t
DH
t
CEH
地址保持CLK崛起后
ADSP ， ADSC举行CLK崛起后
ADV保持CLK崛起后
GW ， BWE ， BW
X
持有CLK崛起后
数据输入保持CLK上升后
芯片使能保持CLK崛起后
0.5
0.5
0.5
0.5
0.5
0.5
–
–
–
–
–
–
0.5
0.5
0.5
0.5
0.5
0.5
–
–
–
–
–
–
ns
ns
ns
ns
ns
ns
地址建立CLK兴起之前
ADSC ， CLK兴起之前ADSP设置
ADV设置CLK兴起之前
GW ， BWE ， BW
X
设置CLK兴起之前
数据输入建立CLK兴起之前
芯片使能设置CLK兴起之前
1.5
1.5
1.5
1.5
1.5
1.5
–
–
–
–
–
–
1.5
1.5
1.5
1.5
1.5
1.5
–
–
–
–
–
–
ns
ns
ns
ns
ns
ns
数据输出有效CLK上升后
数据输出保持CLK上升后
时钟到低Z
[13, 14, 15]
时钟到高阻
[13, 14, 15]
OE低到输出有效
OE低到输出低Z
[13, 14, 15]
OE高到输出高阻
[13, 14, 15]
–
1.5
0
–
–
0
–
3.5
–
–
3.5
3.5
–
3.5
–
1.5
0
–
–
0
–
4.0
–
–
4.0
4.5
–
4.0
ns
ns
ns
ns
ns
ns
ns
时钟周期时间
时钟高
时钟低
6.0
2.5
2.5
–
–
–
7.5
3.0
3.0
–
–
–
ns
ns
ns
描述
V
DD
（典型值）的第一接入
[12]
-166
民
1
最大
–
民
1
-133
最大
–
单位
ms
笔记
10.时序参考电平为1.5 V时， V
DDQ
= 3.3 V和1.25 V时， V
DDQ
= 2.5 V上的所有数据表。
在11所示的试验条件（一）
图2第11页
除非另有说明。
12.这部分有一个电压调节器内部;吨
动力
是电力需要高于V被提供的时间
DD （最小）
最初前一个读或写操作可以
发起。
13. t
CHZ
, t
CLZ
,t
OELZ
和叔
OEHZ
与在（b）部分中所示的AC测试条件指定
图2第11页。
转变是从稳态电压测量± 200 mV的。
14.在任何给定的电压和温度，叔
OEHZ
小于吨
OELZ
和T
CHZ
小于吨
CLZ
共享相同的数据时，以消除静态存储器之间的总线争用
总线。这些规范并不意味着一个总线争用条件，但反映出保证在最坏的情况下，用户的条件参数。装置被设计成实现
高Z相同的系统条件下，前低Z 。
15.这个参数进行采样，而不是100 ％测试。
文件编号： 38-05519牧师* K
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